Quartus II Error (Error (10839): Verilog HDL error at SDRAM_PARAMS.V (+): Declaring global objects is a)

Error (10839): Verilog HDL error at SDRAM_PARAMS.V (+): Declaring global objects is a systemverilog feature

/////////////////////////////////////////////////////////////////////////////////////////////////////////////// The parameter contents are as follows/////////////////////////////////////////////////

Address Space Parameters


' Define Rowstart 8
' Define Rowsize 12
' Define Colstart 0
' Define Colsize 8
' Define Bankstart 20
' Define Banksize 2


Address and Data Bus Sizes


' Define asize//Total address width of the SDRAM
' Define Dsize//Width of data bus to SDRAMs


Parameter init_per = 100; For Simulation


Controller Parameter
133 MHz///////////////
/*
Parameter init_per = 32000;
Parameter ref_per = 1536;
Parameter SC_CL = 3;
Parameter SC_RCD = 3;
Parameter SC_RRD = 7;
Parameter sc_pm = 1;
Parameter SC_BL = 1;
*/
///////////////////////////////////////
///////////////MHz
Parameter init_per = 24000;
Parameter ref_per = 768;
Parameter SC_CL = 3;
Parameter SC_RCD = 3;
Parameter SC_RRD = 7;
Parameter sc_pm = 1;
Parameter SC_BL = 1;
///////////////////////////////////////
MHz///////////////
/*
Parameter init_per = 12000;
Parameter ref_per = 512;
Parameter SC_CL = 3;
Parameter SC_RCD = 3;
Parameter SC_RRD = 7;
Parameter sc_pm = 1;
Parameter SC_BL = 1;
*/
///////////////////////////////////////


SDRAM Parameter
Parameter SDR_BL = (sc_pm = = 1)? 3 ' b111:
(SC_BL = = 1)? 3 ' b000:
(SC_BL = = 2)? 3 ' b001:
(SC_BL = = 4)? 3 ' b010:
3 ' b011;
Parameter SDR_BT = 1 ' b0; Sequential
1 ' B1://Interteave
Parameter SDR_CL = (SC_CL = = 2)? 3 ' B10:
3 ' B11;
/////////////////////////////////////////////////////////////////////////////////////////////////////////////// ////////////////////////////////////////////////////////

The solution is to put the ' include ' params.v in the module's internal;

If placed outside the module, the error will be as follows: