採用Quartus II 軟體設計ASIC

文章目錄

• 設計流程概述
• RTL編碼
• 分層次設計
• 系統級設計
• 時序收斂和ECO支援
• 指令碼能力
• EDA驗證工具支援
• 系統內驗證

 

隨著產品及時面市壓力的增大，ASIC模板和開發成本的攀升，以及FPGA在效能和系統級特性上的不斷提高，越來越多的傳統ASIC應用通過Altera HardCopy ASIC和FPGA來實現。

Altera的Quartus II 設計軟體提供效能和效能最好的方法，與傳統ASIC設計流程基本相似，其特性將協助您輕鬆地成功實現Altera FPGA和HardCopy ASIC設計。而且，Quartus II 軟體還提供了某些創新技術來加速系統設計，充分發揮FPGA在系統驗證的優勢。

Altera最新一代FPGA基於前沿的工藝技術，具有邏輯密度更高，以及更複雜的系統級特性。Altera低成本HardCopy ASIC系列具有相同的FPGA特性，而成本更低，效能更好，功耗更低，滿足了大量定製ASIC應用的需求。

從一開始設計便使用相同的Altera Quartus II 軟體來設計FPGA和HardCopy系列ASIC，您將能夠控制好效能和功耗。

設計流程概述

Quartus II 軟體支援ASIC設計人員所使用的相同的基本設計、寄存器傳送級（RTL）綜合、布局布線和驗證流程。但是不象定製ASIC設計那樣需要一些物理結構設計和測試設計步驟（1所示）。

圖 1. 使用 Quartus II 軟體可以 減少一些傳統ASIC設計步驟

Altera 器件固有的設計特色使FPGA設計流程中不需要掃描插入和時鐘樹綜合步驟。

開發ASIC需要進行細心的設計，仔細放置I/O單元，以支援最新的複雜標準，在所有的引腳上實現訊號完整性。設計人員可以使用Quartus II FPGA設計軟體對可配置I/O單元進行邏輯分配，它採用的方法是簡單的表單式介面分配編輯器或者指令碼。Quartus II 軟體還可以進行快速檢查使引腳分配生效，以及預先相應的I/O標準指定，實現正常的運行。

ASIC測試和錯誤涵蓋是ASIC開發過程中的重要部分。測試對必需的設計功能和ASIC設計實施，使用邊界掃描插入、內建自測（BIST）、特徵分析、lddq和自動化的測試模式產生（ATPG）技術。FPGA已經包含了邊界掃描邏輯，而在ASIC設計流程中，設計人員必需插入邊界掃描邏輯，並在實際設計邏輯的頂層進行模擬。FPGA在生產過程中已經經過了大量的測試；在FPGA設計流程中，工程師能夠將注意力集中在測試設計功能和時序要求上，而不用進行交叉串繞分析等器件設計測試。

Altera的FPGA在器件內部含有面向時鐘分配的進階、低斜移時鐘網路。FPGA設計人員不能象ASIC設計人員那樣自由的實現完全的定製時鐘網路，但是FPGA中預定義的時鐘樹結構極大地簡化了設計過程並能滿足大多數應用要求。

RTL編碼

當從ASIC設計轉向FPGA設計時，開發人員應該進行仔細的同步設計實踐。對於長期可靠的運行以及在不同器件速度等級和器件結構上進行設計而言，同步設計實踐是必要的工作。為支援ASIC設計人員，Quartus II 軟體開發了一體化設計規則檢查功能來強化同步設計實踐。

分層次設計

為支援ASIC設計人員，Quartus II 軟體開發了LogicLock 基於模組的設計方法，該方法與ASIC設計流程中基於模組的設計流程相似。採用LogicLock方法，系統設計人員能夠將一個設計分成幾個功能模組，將其分配給設計團隊的不同人員進行獨立設計、最佳化和實施。然後這些模組可以輸入到頂層系統設計中，而每個模組的設計效能指標不變。經過最佳化的模組可以保持其效能指標不變，在其後的工程中繼續使用。

系統級設計

Quartus II軟體具有快速系統設計和硬/軟體均衡分析的創新功能。Altera FPGA系統設計現在可以採用大量的成熟IP核。IP包括嵌入式處理器、通訊函數、最佳化的DSP處理函數以及介面和外設。

Quartus II 軟體中包含的Altera Qsys系統級整合工具等軟體，將IP核以參數化表示，自動的加入、串連到整個系統中。Qsys的一個關鍵特性是能夠在建立任何硬體原型之前，通過測試檔案和模擬模型實現硬體和軟體相容性的早期設計測試。設計人員可以利用Qsys的快速系統產生功能，均衡的分析硬體中應該採用哪種功能，嵌入式軟體中應該採用哪種功能。

時序收斂和ECO支援

實現時序收斂在任何ASIC或者FPGA設計流程中都是非常重要的。Quartus II軟體現在具有自動工具和"動力工具"為設計人員提供象ASIC那樣的控制。Altera的Quartus II 軟體含有一套物理綜合最佳化工具，如自動寄存器複製和寄存器再定時等，對設計效能進行調整。Quartus II 使用者也可以手動複製寄存器以減少設計中關鍵路徑上的扇出分支，在關鍵時序路徑上進行基於路徑的分配。Quartus II 軟體時序收斂平面編輯器能夠顯示平面配置中任何兩個節點間的時序，可以為實現最優的時序進行手動調節邏輯布置。

在典型的工程項目開發週期中，工程開發開始或者所有的系統元素整合之後，可程式化邏輯部分的技術規範都有可能改變。這些最後一分鐘的設計改變通常稱為工程變更單（ECO）。設計經過完全的編譯（如綜合和布局布線完成）後，ECO只是對設計功能的較小改變。ECO支援是ASIC設計流程中常用的組成部分；Quartus II 軟體採用晶片編輯器和逐步適配技術，在HDL和網表層級上實現ECO支援。

指令碼能力

ASIC設計流程通常由使用者指令碼或者設定檔案驅動。FPGA設計人員可以發現在Quartus II 軟體中具有同樣的功能。Quartus II軟體現在可以在圖形化使用者介面或者命令列介面下運行。Quartus II 軟體採用很多ASIC開發工具所使用的流行Synopsys設計約束（SDC）規則的子集來輸入設計約束。Quartus II軟體還含有新的基於工具命令語言（Tcl）的應用程式介面（API）實現指令碼定製設計流程。

EDA驗證工具支援

ASIC設計人員第一次試用FPGA設計時，會發現他們經常使用的許多ASIC驗證工具同樣可以在Quartus II 設計流程中使用。Quartus II 軟體輸出的網表，可以用於典型的ASIC設計流程分析軟體中，例如主要的EDA靜態時序分析、HDL模擬、板級時序分析和訊號完整性分析軟體等。

系統內驗證

即時的系統內驗證是必需進行的步驟。FPGA的固有特性可以實現系統內驗證，這一點優於ASIC技術。除了能夠進行快速FPGA設計迭代，立刻進行系統內測試等優勢外，Altera Quartus II 軟體等FPGA設計工具具有在設計中無縫加入嵌入式邏輯分析器的功能。Quartus II 軟體還可以不用改變HDL源檔案，逐步向引腳發送調試訊號。在實驗室中，採用晶片編輯器功能，可以實現設計修改和測試，在幾分鐘內，查看詳細的設計規劃結構，進行逐步修改。

http://www.altera.com.cn/products/software/quartus-ii/switching/asic/qts-asic-designers.html