S3C6410的ARM核心是 ARM1176JZF-S ,在1.1v下最高可以跑 533MHz,1.2v可以跑 667MHz。 S3C6410用的是可以使用外部晶振（XXTIpll）和外部時鐘（XEXTCLK）,兩種方式輸入時鐘訊號.它由跳線OM[0]決定，這一位為0，選擇XXTIpll .否則選擇 XEXTCLK.
APLL/MPLL/EPLL S3C6410提供三種PLL,它們是APLL,MPLL和EPLL.他們提高不同倍數來給不同模組來使用.理論上可PLL可以倍頻到1.6GHz. APLL即ARM PLL, MPLL即 Main PLL, EPLL即extra PLL,由上框圖可以看出，APLL倍頻後訊號給ARM11核心，MPLL倍頻訊號給ARM周邊 AXI,AHB,APB三個匯流排，中間各個裝置常用的HCLK和PCLK時鐘頻率也是從這裡分頻出去的。 其中AXI/AHB匯流排裝置使用 HCLK頻率，APB匯流排裝置使用PCLK頻率。而EPLL主要是給需要特殊頻率的裝置UART/IIC/IIS等裝置提供的
HCLK/PCLK/HCLKX2/
ARM11核心最高可以達到667MHz主頻,而其內部內建一個分頻器(divider)-- DIVRAM，最高可以做到16分頻. 而ARM11核心與其它內部模組通過三個匯流排AXI/AHB/APB相連，AXI匯流排/AHB匯流排裝置，運行速度最高可達到133MHz的.即HCLK頻率 而APB匯流排的裝置最高是66MHZ,即PCLK頻率. S3C6410還會有一額外的 HCLKX2 兩個DDR控制器，DDR0和DDR1的來單獨使用，它最高可以到266MHz,單獨這樣處理會降低功耗。 如果覺得HCLK頻率過高，可以通過DIVHCLK 分頻器通過一頻降頻，PCLK也能通過DIVPCLK來分頻。 在還出現在DIVJPEG和DIVSEC,這裡是因為硬體JPEG加速模組和安全模組這兩個雖然是掛在AHB匯流排上，但不能運行在133MHZ頻率之上，因此這兩個模組需要兩個特殊分頻器(DIVCLKJPEG 和DIVCLKSECUR)來單獨分頻。 這樣有如下換算關係。
注意後面的寫法 0/668MHZ 這裡不是分數表達,前面是預分頻因子 ！(即SFR)後面分頻後的輸出頻率. 它有
Fout = Fin / (SFR +1) 關係 以最後一行為例，前面兩列是倍頻後時鐘頻率，這裡當APLL倍頻後達到667MHZ,MPLL倍頻到266MHz後， 後面各列經過各個分頻器後輸出時鐘頻率,而且這裡變化是APLL的頻率，而MPLL倍頻後的時鐘頻率始終為266MHZ. DIVarm分頻因子為0,即從APLL輸入到CPU後仍然是 667MHZ 因此在S3C6410軟體中，我們可以把如下頻率看成是常量 DIVhclkx2 分頻因子為0,這樣從MPLL輸入,得到
HCLKX2的時鐘頻率為 266MHZ.DIVhclk 分頻因子為1,這樣從MPLL輸入,得到
HCLK的時鐘頻率為 133MHZ.DIVclkjpeg/DIVpclk/DIVclkjsecuse 分頻因子均為3,這樣從MPLL輸入,得到
PCLK的時鐘頻率為 66MHZ，CLKJPEG/CLKSECUSE也是如此
特殊時鐘頻率 有不少模組採用特殊的時鐘頻率，這一些模組往往採用EPLL作為輸入時鐘頻率,如LCD的時鐘頻率
如何判斷IP模組所屬匯流排? S3C6410比較簡單，它有三個寄存器,HCLK_GATE, PCLK_GATE,SCLK_GATE用來判斷各個模組需要使用哪一個時鐘頻率。只要看哪一個模組在哪一個GATE寄存器，即採用哪種頻率 使用PCLK的裝置 SCLK_GATE是指明一些模組採用特殊頻率
S3C6410 APLL /MPLL 鎖相環倍數設定 在S3C6410系統中，鎖相環的倍和輸入頻率，還有輸出頻率都不是隨便設定，而且有要求，並能滿足一定公式。
APLL倍數 一般輸入晶振要求 12mHZ.基本是衡定不變的,以Fin表示。這樣要求CPU在不同頻率下運行,它的頻率用Fout表示，必須要調整參數，其中需要滿足如下公式下列公式中MDIV/PDIV/SDIV就是軟體開發人員要設定的值
為了簡化開發，一般會有如下固定值給開發來設定 其中APLL的設定由APLL_CON來設定，MPLL的設定由EPLL_CON來設定它們有如下格式 如想設定主頻為667MHz ，則寄存器要設為 rAPLL_CON = (1<<31) |(33 <<16) | ( 3 << 8) | (1<< 0);本部落格轉載自 http://blog.csdn.net/yangzhu1982/article/details/6096123，對6410時鐘總結的不錯，收藏了。
