自訂AXI-IP核

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目的：

自訂一個IP核，通過AXI匯流排與ARM系統串連

 

環境：

Win7 32bit

Vivado2014.4.1

Xilinx sdk2014.4

開發板：

Zc702

 

第一步：

         建立一個自訂的HDL模組，本實驗建立一個16位加法器，儲存為test.v,代碼如下

module test(

  input [15:0] a,

  input [15:0] b,

  input clk,

  output reg [15:0] sum

   );

 [email protected](posedge clk)

 begin

  sum  <= a +b ;

 end

endmodule

 

第二步：

         建立一個IP核，開啟vivado，在tools中選中建立IP核

 

 

點擊Next，

 

選中建立AXI外設選項，

 

填好資訊，點擊next，

 

填好參數，這裡就用預設的即可，

 

然後點擊finish。

 

之後會開啟一個這個建立的IP核工程，查看

 

建立的時候是沒有test.v加入到工程的，雙擊myip_v1_0_AXI_inst-myip_v1_0_S00_AXI.v

 

 

上面這段代碼，主要就是定義了使用的參數，也是我們在建立IP核預先設定的參數，資料寬32位，地址寬4位;

 

在參數設定之後，這段注釋就是讓使用者可以添加需要的連接埠了，在本次實驗中是不需要添加的；

 

 

 

 

看接下來的程式：

 

 

系統預設的第一個輸入連接埠S_AXI_ACLK為時鐘，然後S_AXI_ARESETN是複位；

接下來S_AXI_AWADDR是寫地址，後面暫略，

從注釋就可以看到是安全層級的選項，這個是AXI的標準後續再談；

還有一個連接埠S_AXI_WDATA就是寫入的資料；

 

部分連接埠這裡就不說明了，可以直接看注釋，直接看馬上用到的幾個連接埠：

S_AXI_ARADDR是讀IP核的地址，S_AXI_RDATA是被讀的寄存器；

 

接下來看

 

建立的時候會看到4個slv_reg寄存器，實驗中又添加了一個

reg [C_S_AXI_DATA_WIDTH-1:0]    slv_reg4;

又添加了一條：

wire   [C_S_AXI_DATA_WIDTH-1:0] sumout;

主要是為了把test.v這個模組添加進來；

 

這幾個寄存器在

 

 

這幾條代碼顯示，在往自訂的IP核內寫資料是會將資料寫到剛才定義的幾個寄存器內的，當然這些寄存器使用者都是可以自己改的，這個實驗就不更改了；

那麼，使用者是往哪一個地址寫資料呢？那麼看這裡：

 

根據上面的定義，

 

ADDR_LSB=2，OPT_MEM_ADDR_BITS =1;

也就是往位址區段axi_awaddr[3:2]部分寫的話就會將資料寫入這4個寄存器，同理在讀資料的時候也是，具體看代碼即可。

 

前面看到是使用者寫資料及其IP核接收到的資料寄存器，下面是IP核的輸出資料，也就是使用者在讀IP核時被讀的寄存器：

 

這裡在實驗中，做了一些更改，將slv_reg0，變為了slv_reg4;

 

最後在使用者邏輯部分，添加例化的模組。

 

然後

到這介面之後，查看左側的檢查選項是否都已經打勾，沒打勾的話選中哪一個選項做一些簡單確認即可完成，最後打包IP核，儲存為zip的格式。

 

將IP核工程關閉，建立一個系統檔案或者開啟一個example工程，在工程內添加建立的ip核，當然需要將建立的ip核包含在工程內，

 

 

在工程內添加自己的IP之後，自動分配一下地址：

 

 

然後確認無誤，，產生bitstream。

稍等片刻之後，沒有報錯，然後export hardware,之後再launch SDk，

 

 

開啟SDK後，需要建立一個application，

 

用最簡單的helloworld工程樣板即可，然後修改代碼：

#include <stdio.h>

#include "platform.h"

#include "xbasic_types.h"

#include "xparameters.h"

#include "xil_io.h"

 

Xuint32*baseaddr_p=(Xuint32*)XPAR_MYIP_0_S00_AXI_BASEADDR;

 

int main()

{

   init_platform();

 

   print("Hello World\n\r");

   print("My_IP Test.....\n\r");

   //*(baseaddr_p+0)=0x00020003;

   Xil_Out32(XPAR_MYIP_0_S00_AXI_BASEADDR,0x11111111);

   Xil_Out32(XPAR_MYIP_0_S00_AXI_BASEADDR+0x4,0x2);

   Xil_Out32(XPAR_MYIP_0_S00_AXI_BASEADDR+0x8,0x990);

   Xil_Out32(XPAR_MYIP_0_S00_AXI_BASEADDR+0xc,0x100);

   u32r0,r1,r2,r3;

   r0=Xil_In32(XPAR_MYIP_0_S00_AXI_BASEADDR);

   r1=Xil_In32(XPAR_MYIP_0_S00_AXI_BASEADDR+0x4);

   r2=Xil_In32(XPAR_MYIP_0_S00_AXI_BASEADDR+0x8);

   r3=Xil_In32(XPAR_MYIP_0_S00_AXI_BASEADDR+0xc);

   xil_printf("r0=%0X r1=%0X r2=%0Xr3=%0X  \n\r",r0,r1,r2,r3);

   cleanup_platform();

   return0;

}

 

添加的xparameters.h標頭檔包含了自訂的IP的系統地址：

 

 

編譯之後，先將bit檔案下載到fpga，然後run，看到

 

好了，實驗結束。

 

轉載：http://blog.csdn.net/shushm/article/details/49536845

 分類: Xilinx MicroBlaze

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