電賽總結（四）——波形發生晶片總結之AD9854

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一、特性參數

·300M內部時鐘頻率

·可進行頻移鍵控（FSK），二元相移鍵控（BPSK），相移鍵控（PSK），脈衝調頻（CHIRP），振幅調製（AM）操作

·正交的雙通道12位D/A轉換器

·超高速比較子，3皮秒有效抖動偏差

·外部動態特性：

80 dB無雜散動態範圍（SFDR）@ 100 MHz (±1 MHz) AOUT

·4倍到20倍可程式化基準時鐘乘法器

·兩個48位可程式化頻率寄存器

·兩個14位可程式化相位補償寄存器

·12位振幅調製和可程式化的通斷整形鍵控功能

·單引腳FSK和BPSK資料輸入介面

·PSK功能可由I/O介面實現

·具有線性和非線性脈衝調頻（FM CHIRP）功能，帶有引腳可控暫停功能

·具有過渡FSK功能

·在時鐘發生器模式下，有小於25 ps RMS抖動偏差

·可自動進行雙向頻率掃描

·能夠對訊號進行sin(x)/x校正

·簡易的控制介面：

可配置為10MHZ串列介面，2線或3線SPI相容介面或100MHZ 8位並行可程式化介面

·3.3V單電源供電

·具有多路低功耗功能

·單輸入或差分輸入時鐘

·小型80腳LQFP 封裝

  二、概述

      AD9854數字合成器是高整合度的器件，它採用先進的DDS技術，片內整合了兩路高速、高效能正交D/A轉換器通過數字化編程可以輸出I、Q兩路合成訊號。在高穩定度時鐘的驅動下，AD9854將產生一高穩定的頻率、相位、幅度可程式化的正弦和餘弦訊號，作為本振用於通訊，雷達等方面。AD9854的DDS核具有48位的頻率解析度（在300M系統時鐘下，頻率解析度可達1uHZ）。輸出17位相位截斷保證了良好的無雜散動態範圍指標。AD9854允許輸出的訊號頻率高達150MHZ，而數字調製輸出頻率可達100MHZ。通過內部高速比較子正弦波轉換為方波輸出，可用作方便的時鐘發生器。器件有兩個14位相位寄存器和一個用作BPSK操作的引腳。對於高階的PSK調製，可通過I/O介面改變相位控制字實現。具有改進DDS結構的12位I和Q通道D/A轉換器可以提供較大的頻寬並有較好的窄帶無雜散動態範圍（SFDR）。如果不使用Q通道的正交功能，它還可以通過配置，由使用者編程式控制制D/A轉換。當配置高速比較子時，12位D/A輸出的方波可以用來做時鐘發生器。它還有兩個12位元字正交可程式化幅度調製器，和通斷整形鍵控功能，並有一個非常好的可控方波輸出。同時脈衝調製功能在寬頻掃頻中也有重要應用。AD9854的300M系統時鐘可以通過4X和20X可程式化控制電路由較低的外部基準時鐘得到。直接的300M時鐘也可以通過單端或差分輸入。AD9854還有單腳輸入的常規FSK和改進的斜率FSK輸出。AD9854採用先進的0.35微米COMS工藝在3.3V單電源供電的情況下提供強大的功能。

AD9854採用節省空間的80腳LQFP表面裝配封裝和改進散熱的80腳LQFP封裝。AD9854的引腳與AD9852的單頻訊號發生器模式相相容。AD9854的特定操作允許溫度是工業級範圍：-40到85攝氏度。

  三、引腳配置和功能描述

  四、管腳功能表

引腳號	記述	功能描述
1 to 8	D7 to D0	八位並行可程式化資料輸入。只用於並行可程式化模式。
9, 10, 23, 24, 25, 73, 74, 79, 80	DVDD	串連數字電路電源輸入。正常情況下相對於類比地和數字地的正向電位是3.3V。
11, 12, 26, 27, 28, 72, 75, 76, 77, 78	DGND	串連數字電路的迴路地。 與類比地具有相同的電位。
13, 35, 57, 58, 63	NC	沒有內部串連。
14 to 19	A5 toA0	可程式化寄存器的六位地址輸入。 僅用於並行可程式化模式。引腳 17 (A2), 18 (A1), Pin 19 (A0)在選擇串列模式時還有第二功能，後面有具體描述。
(17)	A2/IO RESET	串列通訊匯流排的I/O允許複位端，由於編程協議的不成熟而沒有應答訊號產生。 在這種方式下複位及不影響以前的編程設定也不影響表7中的預設編程設定。高電平時複位有效
(18)	A1/SDO	單向串列資料輸出端。應用於3串線行通訊模式中。
(19)	A0/SDIO	雙向串列資料輸入/輸出端。應用於2串線行通訊模式中。
20	I/O UD CLK	雙向I/O更新時鐘。方向的選擇在控制寄存器中設定。如果作為輸入端， 時鐘上升沿將I/O連接埠緩衝器的內容傳送到可程式化寄存器。如果作為輸出端(預設), 輸出一八個系統時鐘周期的單脈衝 (由低到高) 表示內部頻率更新已經發生。
21	WR/SCLK	寫並行資料到I/O連接埠寄存器。複用功能為SCLK時，串列時鐘與串列匯流排相結合，資料在時鐘上升沿鎖存。 當選擇並行模式時這個針腳多工處理為WR功能。模式選擇在第70腳 (S/P 選擇)。
22	RD/CS	從可程式化寄存器中讀出並行資料。複用功能為CS時， 片選端與串列可程式化匯流排相結合，低電平有效。當選擇並行模式時這個針腳多工處理為 RD 功能。
29	FSK/BPSK/HOLD	多功能複用引腳。其功能操作模式由可程式化控制寄存器選擇。在FSK模式時，低電平選擇 F1，高電平選擇 F2。在 BPSK模式時，低電平選擇相位1，高電平選擇相位2。在CHIRP模式時，高電平使能HOLD功能， 保持當前頻率和停止後的狀態。 將管腳電平置低可重起CHIRP功能。
30	SHAPED KEYING	使用此管腳必須在可程式化控制寄存器設定此功能。高電平時，在預先設定的頻率下I和Q通道輸出從0上升到滿幅的訊號。低電平時，在預先設定的頻率下I和Q通道輸出從滿幅下降到0標度的訊號。
31,32,37,38,44,50,54,60,65	AVDD	串連類比電路的電壓輸入。 正常情況下保持對類比地和數字地3.3V的正向壓降。
33,34,39,40,41,45,46,47,53,59,62,66,67	AGND	串連類比電路的迴路地。 與數字地具有相同的電位。
36	VOUT	內部高速比較子同相輸出引腳。 該引腳在負載50 ?的情況下驅動功率為10 dBm，其輸出電平與CMOS電平相容。
42	VINP	電壓正向輸入端。 內部高速比較子的同相輸入端。
43	VINN	電壓反向輸入端。 內部高速比較子的倒相輸入端。
48	IOUT1	I通道單極性電流輸出或餘弦輸出。(參考圖3.)
49	_____ IOUT1	補充I通道單極性電流輸出或餘弦輸出。
51	_____ IOUT2	補充Q通道單極性電流輸出或正弦輸出。
52	IOUT2	Q通道單極性電流輸出或正弦輸出。這種類比輸出可以通過接收12位元據代替內部正弦資料，允許AD9854仿效AD9852的DAC功能。
55	DACBP	I和Q DAC的公用旁路電容。接一個0.01uF的電容到AVDD可以改善諧波失真和雜散性。不接也可以(會使 SFDR 降低)。
56	DAC RSET	設定I和Q通道滿電流輸出的公用端。建立電阻為39.9/IOUT（輸出電流）。通常建立電阻在8K（5mA）到2K（20mA）。
61	PLL FILTER	為基準時鐘倍乘鎖相環路濾波器外部零位補償網路提供串連。零位補償網路由一個1.3 k?電阻和一個0.01 μF電容組成。網路的另一端必須串連類比電源，並儘可能靠近第60腳。為了更好的抑制相位雜訊，通過在控制寄存器（1EH）設定旁路倍頻位，屏蔽掉基準時鐘乘法器。
64	DIFF CLK ENABLE	差分基準時鐘使能。 該管腳高電平使能差分時鐘輸入， REFCLKA 和REFCLKB (管腳 69和 68)。
68	REFCLKA	差分時鐘補償訊號 (180度相位)。當選定單端訊號輸入模式使用者需要把該管腳串連到高電平或低電平。它的輸入是和基準時鐘是相同的訊號電平。
69	REFCLKB	單端基準時鐘輸入端 (要求CMOS邏輯電平) 和差分輸入訊號的一端。在差分時鐘模式下，輸入可以是CMOS邏輯電平也可以是峰峰值大於400mV，中心直流電平約1.6V的方波或正弦波。
70	S/P SELECT	選擇串列編程模式（低電平）和並行編程模式（高電平）。
71	MASTER RESET	初始化串/並匯流排為使用者的編程做準備。設定可程式化寄存器為表7中的無操作預設狀態值。

  五、操作說明

     AD9854正交數字訊號發生器是一款有著廣泛應用的非常靈活的器件。器件包括一個48位的相位累加器，可程式化基準時鐘乘法器，反辛格濾波器，數字乘法器，兩個12位/300HZ數模轉換器，一個高速類比比較子和內部邏輯電路。這款高度整合的器件可以用作本機震蕩發生器，靈活的時鐘發生器和FSK/BPSK調製器。

     Analog Devics股份有限公司的技術指南提供了關於器件功能模組的操作說明。指南包括利用DDS器件產生訊號的技術描述並提供了適合多種數字化實體的基本應用。檔案，《關於數字訊號發生器的技術指南》在AD公司DDS網頁www.analog.com/dds DDS技術庫中提供。 1、操作模式

      AD9854有5種可程式化操作模式。為了選擇某一模式，必須對控制寄存器（並行操作地址：1FH）中的3個相關位進行編程設定。具體描述在下表：  

模式 2	模式1	模式 0	結果
0	0	0	Single Tone
0	0	1	FSK
0	1	0	Ramped FSK
0	1	1	Chirp
1	0	0	BPSK

在每種模式下都有許多功能不被允許。 （1）單訊號模式（模式000）

      這是使用者複位之後的一種預設模式。也可以通過使用者編程使能這種模式。相位累加器用以產生訊號的頻率，它有48位有效值，取自頻率調整寄存器1，它的預設值為0。保留寄存器的預設值更能決定輸出訊號的品質。

      使用者複位後，預設設定配置器件，輸出0HZ，0相位的訊號。在上電複位時，在I和Q通道輸出的是一半滿幅電流的直流訊號。這是預設模式的0幅度輸出。選擇幅度開關鍵控模式則需要更多細節的輸出幅度控制。若輸出使用者定義的訊號需要對28個寄存器全部或部分進行編程。 （2）無斜率FSK（模式001）

      當這種模式被選中，輸出的DDS頻率是一個選擇頻率控制寄存器1和2的函數，它的輸出取決於29腳邏輯電平的高低。29腳為邏輯低電平時選擇F1（頻率控制字1，並行地址為04H到09H），29腳為邏輯高電平時選擇F2（頻率控制字2，並行地址為0AH到0FH）。改變頻率相位連續，並且和FSK資料引腳內部一致。但是，FSK資料訊號和DAC輸出存線上性時延。

      無斜率FSK ，是傳統FSK，它傳輸的是數字訊號，它在數字通訊中有著重要作用。但是它會影響RF發射機的使用頻寬，因此用斜率FSK來改善使用頻寬。 （3）斜率FSK（模式010）

      這種FSK模式下，頻率從F1到F2不是直接變化，而是通過掃頻和斜率形成。線性掃頻和斜率形成可以很容易的自動完成，不過這都是許多設定中的一項。其它頻率傳輸的設定，使用者可以配置增量控制寄存器，來編程式控制制掃頻間隔和掃頻速度。

      頻率斜率變化不管是線性還是非線性都會輸出許多介於F1和F2之間的頻率，而不僅是這兩個基本輸出。圖37和38描述了一線性斜率FSK訊號的頻率輸出與時間的關係。

      需要注意，在斜率FSK模式下，頻率步進字是要求編程設定的，它被用作雙作用的補足值。須要注意的另一個問題是，最低頻率一定要放在頻率控制寄存器1中。

     斜率FSK通過同緩慢的、使用者定義變動率的即時頻率來改善傳統FSK對頻寬的限制。輸出訊號在F1和F2頻率點保持時間與其它即時點相同或稍大。與傳統FSK不同，斜率FSK要求:F1和F2分別儲存低頻率和高頻率，而不能任意。

     使用者必須通過編程來設定DDSd的中間頻率變化的步進量of C48位)和每一步所持續的時間△T (20位)。另外，如果要想讓頻率輸出從0開始變化必須先給CLR ACC1位送一個正脈衝。對於分段的非線性頻率傳輸，必須對影響輸出的寄存器進行編程設定。

     並行寄存器1AHex~1CHex構成一個20位的斜率時鐘寄存器。它是一個減計數器，當計數值為0時輸出一個脈衝訊號。在29腳的輸入電平沒有變化時計數器一直有效。這個計數器在系統時鐘下運行，最大頻率是300MHZ。每兩個脈衝之間的時間周期用下式表示：

（N+1）*（System Clock Period）

      此處N是使用者編程設定的20位斜率變動率。N的允許範圍是1到（2^20-1）。斜率變化時鐘決定頻率F1和F2 之間的即時頻率期間。當頻率達到目標頻率時計數器自動停止，而F1和F2兩頻率點的期間由29腳輸入的電平決定，電平的高低決定到達的頻率點的狀態。

 

      並行寄存器10Hex~15Hex構成一個48位的雙作用的斜率步進寄存器。當接收到斜率變化時鐘時，這個48位控制字被累加。此控制字被用來加或減到控制正弦或餘弦輸出的相位步進的頻率控制字寄存器F1或F2。在這種模式下，29腳的電平狀態決定輸出的頻率是增量或減量斜率。其頻率變動率是20位斜率變化寄存器的功能，一旦目標頻率到達，計數器將停止計數即頻率累加過程停止。

       一般來說，頻率步進字與頻率控制字相比是一個比較小的值，舉個例子，如果F1和F2分別是1KHZ和13MHZ，那麼步進頻率字只有25HZ。

       圖41顯示了，電平過早的變化使頻率的斜率變化翻轉，並且以相同的變動率返回原狀態。控制寄存器（1FHex）中含有一個“三角形”位。在010模式下設定此位為高電平將會再頻率F1和F2之間進行三角形自動掃頻，而不會受29腳電平變化的影響，40。一旦這個位設定為1，29腳的狀態將不會起作用。這一功能需要設定頻率變動率和頻率步進字來保證F1和F2之間的連續線性掃頻具有相同的期間。使用此功能，可以對直流到最大輸出頻率之間的自動掃頻。

       在斜率FSK模式下29腳的電平和“三角形”位的上升沿決定掃頻是從F1或F2開始（42）。如果29腳電平是高電平而不是低電平，掃頻則從F2開始而不是F1。在F1和F2之間的斜率變化時，通過改變20位頻率變化控制字和頻率步進控制字，可增加斜率FSK模式的靈活性。結合多個線性斜率變化和各分段的不同斜率設定，可實現非線性頻率變化。在不同的設定下，DDS的輸出頻率在Fl和F2之間以不同的方式變化，實現多種方式掃頻。 （4）脈衝調頻（模式011）

     “Chirp”也稱為“脈衝調頻”( Pulsed FM) 。該模式下,輸出訊號的頻率在指定的範圍和精度上發生線性或非線性變化,掃描方向可以編程式控制制。該模式需要使用者通過“HOLD”狀態(29 管腳高電平) 控制停止頻率點,並控制頻掃停止後的狀態。Chirp模式是在指定的頻率範圍和頻率精度上，頻率可以是線性或非線性變化輸出，而且掃頻方向可控。在此模式中，大多數Chirp系統採用FM掃描方式，即FM Chirp模式，分線性和非線性脈衝調頻兩種方式。先設定頻率控制字F 1，然後設定頻率變化的步進量OF和每一步所持續的時間△T，最後使能更新實現脈衝調頻。如果OF為正(最高位為0)，頻率從F1向正方向掃描;4F為負(最高位為1)，則頻率從F1向負方向掃描。與RampedFSK模式相比，該模式需要使用者自己通過‘`HOLD" (P29高電平)控制停止頻率點，同時控制停止後的狀態。一些複雜的跳頻功能在這個模式下可以實現。

當AD9854工作在Chirp模式下時，基本編程步驟如下：

(1)將初始頻率控制字WFc寫入48位FTWI (Frequency Tuning Word 1)中。

(2)將頻率步進量寫入48位DFW (Delta Frequency Word)中。

(3)將時間步進量寫入20位RRC (Ramp Rate Clock)中。

(4)更新脈衝，將資料送入DDS核進行合成，輸出訊號。

在兩個互補DWT中定義FM Chirp跳動的方向是有必要的。若果48位是DWT負的（MSB是高），則頻率增量將會從FTW1向負方向改變。若果48位DWT字是正的（MSB是低），則頻率增量將會向正方向改變。

值得注意的是FTW1僅僅是FM Chirp的開始點。這裡沒有約束返回FTW1的要求，一旦FM Chirp產生，它將會在奈奎斯特頻寬（直流到系統時鐘1/2速率）自由跳動（在編程式控制制範圍下）。

在FM Chirp模式中有兩個控制位可以利用，將會使能夠返回開始頻率FTW1，或返回到0HZ。首先，當CLR ACC1位（寄存器地址1F HEX）設定為高，48位頻率累加（ACC1）的輸出被清除，在一個持續一個系統時鐘周期的retriggerable短脈衝後。輸入到累加器的48位DWT字不影響CLR ACC1位。若果CLR ACC1位保持為高，單一短脈衝將會被釋放到頻率累加器（ACC1），在每一個I/O更新時鐘的上升沿，其作用是幹擾當前的調頻，設定頻率回到FTW1，以先前編程寫好的速率和變化的方向繼續該調頻。在該調頻模式中，清除頻率累加器的輸出19所示。中所示的I/O更新時鐘，可以是使用者提供的或內部產生的。在該資料庫中到處可以見到討論I/O更新的描述。

另外，CLR ACC2控制位（寄存器地址1F HEX）是用於清除頻率累加器和相位累加器的。當該位設定為高，相位累加器的輸出將會從DDS中輸出0HZ。只要該位設定為高，頻率和相位累加器將會被清除。從0HZ從新輸出。要從新回到先前的DDS操作，CLR ACC2必需設定為邏輯低，該位在脈衝產生FM中是非常之有用的。

圖20表示作用於CLR ACC2位上的DDS輸出頻率。注意到寄存器被編程，當CLR ACC2位是高允許新的FTW1頻率和斜升速率被產生。

另一種功能，只用於調頻模式中，它就是HOLD引腳，引腳29。該功能是停止進入斜升速率計數器的時鐘訊號。因此阻止任何更高時鐘脈衝進入頻率累加器，ACC1。其作用是保持調頻跳動在目前的頻率上面，在HOLD被拉高之前。當HOLD引腳回到底電平，始終重新使用和調頻繼續進行。在HOLD條件期間，使用者可以改變寄存器的編程，然而，斜升速率計數器必需重新操作在原來的速率直到計數器計數為0，也包含在以各新的斜升速率技術產生。圖21表示來HOLD功能在DDS輸出頻率的作用。

32位自動I/O更新計數器可以用於複雜結構的調頻或斜升FSK序列。由於該內部計數器是以AD9854系統時鐘合成的。它允許精確的時間編程改變被要求。在該情況下，僅僅要求使用者編寫想要的僅存器早於更新時鐘被產生。

在調頻模式中，中心頻率不是直接具體指定的，若使用者不能控制調頻，DDS將會在DC（直流頻率）到奈奎斯特範圍中自己選擇。除非被使用者終止，否則調頻將會持續到系統能有能力（也就是系統沒有電提供）。

當調頻的中心頻率達到後，有幾個問題自然的會產生：

⊙在中心頻率停止使用HOLD引腳，或者寫全0入頻率累加器DWT寄存器中。

⊙使用HOLD引腳功能停止調頻的跳動，用數字相乘器和Shaped Keying引腳，引腳30，或經過可程式化寄存器控制（地址21-24 HEX）。

⊙使用CLR ACC2位控制突發中斷傳輸。

⊙使用反方向，返回先前的頻率或另一個頻率點，中頻以線性或使用者直接方法繼續調頻。如果其與下行頻率有關，一個負極性的48位DWT位（MSB設定為高’1’）必須寄存入寄存器地址10-15 HEX。DWT字的頻率減少步進要求MSB設定為邏輯高電平。

⊙連續調頻由立刻返回到起點頻率(F1) 鋸齒時期和重覆先前的調頻過程。這是CLR ACC1 控制位被使用的地方。自動, 重覆調頻可能被設定使用32 位更新時鐘發出CLR ACC1 指令在精確時間間隔時間。調整間隔時間或改變DWT頻率字將改變調頻的範圍。這是新任在使用者平衡調頻期間和頻率決議達到適當的頻率範圍。 （5）二進位相移鍵控（模式100）

BPSK模式:與FSK 模式的控制方式相同,只是F1 為載波頻率,29 管腳選擇相位控制字P1 (低電平)和P2 (高電平) 中的相位作為訊號的相位輸出。此外，還要通過頻率寄存器對輸出訊號的頻率進行控制。實現過程為:先將載波頻率送頻率控制寄存器1，然後將相位控制字送至相位控制寄存器1和2，再將BPSK的調製資料載入到BPSK連接埠，最後使能更新。

當AD9854工作在BPSK模式下時，基本編程步驟如下：

(1)將初始頻率控制字WFC寫入48位FTWI (Frequency Tuning Word 1)中。

(2)將兩個14位相位控制字分別送入相位調節寄存器P1和P2中。

(3)將時間步進量寫入20位RRC (Ramp Rate Clock)中。

(4)更新脈衝，將資料送入DDS核進行合成，輸出訊號。

電賽總結（四）——波形發生晶片總結之AD9854