ISE 設計、綜合及模擬流程

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終於指導完全國電設回家了，在家兩星期時間裡，除了把美食都重新過一遍外，計劃做兩件事，其中一件事就是學會Xilinx ISE軟體。因為實驗室都用的Xilinx的fpga晶片，因此要做好準備先學軟體操作流程，現記下。

我安裝了12.4版本，首先設計：

1、檔案-->建立工程，命工程名，注意這個工程名就是檔案夾的名字，然後next。選晶片、封裝、速度、綜合工具、模擬工具、語言等。

2、建立了工程後在工程管理器右鍵，new source添加檔案。如果是verilog設計就選verilog module，注意檔案名稱即模組名。然後進入Define Module視窗，這裡可以設定input、output等然後就可以直接產生模板（應該也可以不管直接next，自己寫前面的部分反而更熟悉）。

3、如果需要ip核，在new source視窗中選擇IP（CORE……），然後稍等一會就出現ip的選擇和對應的配置視窗，這裡就忽略了。注意添加了ip core後，形成vco檔案，其中有兩個檔案，一個是.v檔案裡面全是例化的模組基本看不懂，還有一個.veo檔案（instantiation template)。這個是我們所關心的，因為它列出了調用的模板，相當於黑箱子露出了幾個輸入輸出連接埠，按格式例化即可。

接下來是綜合，採用內建綜合工具XST，這裡沒啥好講的，但注意右鍵 選擇"Design Goals & Strategies"可以選擇綜合方案，如功率最優、時序效能最優、已耗用時間最短和平衡，預設平衡。

然後是模擬，原先打算安裝Modelsim，後來發現內建ISim，用起來差不多。

1、View設定為simulation，然後new source，選擇Verilog Test Fixure，命名，選擇需要測試的源檔案，然後finish，發現內建了模板！這點也是挺牛逼的啊，我再也不用像在Quartus中從timescale開始寫testbench了，只需要在initial中的#100後添加rst等，然後在initial外面根據需要加上其他always、forever等過程語句即可，十分方便。

2、寫好測試檔案後，在測試檔案和Simulation視圖下，右鍵Simulate Behaviour Model並運行就會自動調用ISim。後面的就和沒啥了。

3、有一點要注意就是源檔案中的reg等必須地初始化，否則在模擬軟體中會按x不定值處理。

後面的約束、實現、產生bit、下載及chipscope調試由於沒有開發板在旁邊，因此沒法繼續使用軟體只能先在模擬的基礎上學習，以後會補充。對比了一下ISE和Quartus，感覺ISE做的比較人性化，整個開發流程都在左下角的視窗很明顯，不像Quartus到某一步就得去功能表列找下一步在哪個地方，還有很多自動產生模板例如testbench等等，總之ISE做的比較細節，比較人性化，以後可能更多用它了。

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