Verilog的模組與連接埠 文法

模組模組的定義以關鍵字module開始，模組名、連接埠列表、連接埠聲明和可選的參數聲明必須出現在其他部分的前面，endmodule語句必須為模組的最後一條語句。連接埠是模組與外部環境互動的通道，只有在模組有連接埠的情況下才需要有連接埠列表和連接埠聲明。模組內部的5個組成部分是：變數聲明、資料流語句、低層模組執行個體、行為語句塊以及任務和函數。連接埠連接埠是模組與外界環境互動的介面。對外部環境來講，模組內部是不可見的，對模組的調用只能通過其連接埠進行。這種特點為設計者提供了很大的靈活性：只要介面保持不變，模組內部的修改並不會影響到外部環境。常將連接埠成為終端。（terminal）連接埠列表：在模組的定義中包括一個可選的連接埠列表。如果模組和外部環境沒有交換任何訊號，則可以沒有連接埠列表。連接埠聲明連接埠列表中的所有連接埠必須在模組中進行聲明，verilog中的連接埠具有以下三種了類型：input、output、和inout。在verilog中，所有的連接埠隱含地聲明為wire類型，因此如果希望連接埠具有wire資料類型，將其聲明為三種類型之一即可：如果輸出類型的端