verilog中的timescale

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`timescale是Verilog HDL 中的一種時間尺度先行編譯指令，它用來定義模組的模擬 時的時間單位和時間精度。格式如下：

`timescale  模擬時間單位/時間精度

注意：用於說明模擬時間單位和時間精度的 數字只能是1、10、100，不能為其它的數字。而且，時間精度不能比時間單位還要大。最多兩則一樣大。比如：下面定義都是對的：

`timescale   1ns/1ps

`timescale   100ns/100ns

下面的定義是錯的：

`timescale  1ps/1ns

時間精度就是模組模擬時間和延時的精確程式，比如：定義時間精度為10ns， 那麼時序中所有的延時至多能精確到10ns，而8ns或者18ns是不可能做到的。

下面舉個簡單的例子說明一下：

 

`timescale 100ns / 10ns

 

module muti_delay(

                  

                                          

                                   

 

             

            

 

             

               

 

            

      

        

 

Endmodule

 

它的模擬波形如下：

 

我們可以看到，本意是 要延時100*3.14=314ns後將din 的值賦給dout1，但是它在310ns 的時候就賦 值了，為什麼呢？這就是時間精度的問題了。時間精度定義為10ns， 因此不能精確到4ns，經過四捨五入後，“#3.14”變成了“#3.1”。當然就是在310ns的時候賦值了

verilog中的timescale