用Bresenham演算法在FPGA上實現小數分頻器

最近朋友問了一個問題，輸入時鐘是33MHz，要分出一路2.048MHz的時鐘來，要求相位抖動儘可能小。我想到可以用電腦圖形學中繪製直線的Bresenham演算法來解決，獲得成功。

輸入時鐘是33000kHz，輸出時鐘是2048kHz，好比從原點畫一條到(33000,2048)的直線，用輸入時鐘驅動畫筆在 x 方向的運動，那麼對應的 y 方向的運動就是輸出時鐘。

Verilog代碼如下：

module  divider(clk_in, clk_out, nrst);
  input  clk_in,  nrst;
  output clk_out;
  reg    clk_out;

  parameter input_freq = 33000;   // both in kHz
  parameter output_freq = 2048;
 
  reg[16:0] err;          // change to 18 bits if necessary, look down
 
  always @(posedge clk_in or negedge nrst)
  begin
    if (nrst == 1'b0) begin
      clk_out <= 1'b0;
      err <= (output_freq << 2) - input_freq;
    end
    else begin
      if (err[16] == 1'b0) begin  // also change here !!! (if change the former)
        err <= err - (input_freq << 1) + (output_freq << 2);
        clk_out <= !clk_out;
      end
      else begin
        err <= err + (output_freq << 2);
      end
    end
  end
 
endmodule

這是一個同步時序電路，在 clk_in 的每個上升沿判斷 clk_out 是否翻轉，設 clk_in 的周期是T，
那麼 clk_out  的邊沿抖動小於T。