各大廠商傾力開發，晶片立體堆疊技術應用在即

TSV立體堆疊技術已在各式應用領域當中嶄露頭角。 TSV堆疊技術應用於DRAM、FPGA、無線設備等應用上，可提升其效能並維持低功耗，因而獲得半導體廠及類比元件廠的青睞，儘管如此，若要加速TSV技術于市場上應用的速度，仍須仰賴代工廠、IP供應商、 EDA廠與封測代工廠的共同合作。

上一期文章已針對影像感應器、功率放大器與處理器等產品分析過如何應用矽穿孔（TSV）做立體堆疊時的現況與預測，因此本期將延續上期的討論，再涵蓋當紅的商品應用，讓讀者可以更清楚未來的走勢。

TSV搶進熱門應用市場

今日的可攜式設備幾乎把所有的事放在掌心中，只要按一個鈕，便可以流覽網際網路、收發郵件、觀看高畫質電視或使用全球衛星定位系統（GPS）等服務。 多媒體的需求愈來愈多，也讓設計愈來愈複雜，設計人員無不希望在持續縮小的接腳結構中取得更好的功能，但耗電要變少。

由於可攜式運算需求愈來愈急迫，業界便開始追求更進階的記憶體技術，讓可攜式設備擁有支援三維（3D）立體遊戲以及家庭劇院標準1，080p，每秒六十個影格的影音設備等能力。 在2013年，可攜式設備系統單晶片（SoC）的設計將須要超過10Gbit/s的記憶體頻寬之效能規格。 另外，在可攜式產業尋求更好的記憶體技術並改善接腳尺寸的前提下，應用TSV的3D IC概念提升耗電與效能並且同時顧慮成本效益將是一個可行方向（圖1）。

圖1 應用堆疊晶片與TSV技術的3D IC封裝技術藍圖

對於寬輸入/輸出（Wide I/O）介面而言，應用TSV堆疊動態隨機存取記憶體（DRAM）在邏輯晶片上，可在每位元耗電只有一半的情況下，比LPDDR2技術的效能要快上二到四倍，這對業者而言，確實是有很大的誘因， 以下說明目前的應用現況。

應用於DRAM

在DRAM記憶體上，爾必達（Elpida）、三星（Samsung）與美光（Micron），目前都已開始供應使用TSV堆疊的DRAM樣本，這三家公司與恩益禧（NEC）、Oki Electric一齊發表了不少堆疊的概念， 之所以使用這個技術來堆疊DRAM，主要當然是為了效能、省電與尺寸大小等優勢。

IBM的研究指出，當想要擴充DDP（Dual Die Package）以便支援1，333Mbit/s甚至到1，600Mbit/s的時候，最終將會須要用到TSV技術，因為該項技術可以不使用打線鍵合（Wire Bonding）， 而讓DRAM堆疊封裝尺寸更小，並且具有更快的資料傳輸能力和頻寬。

已宣佈破產的爾必達，早在2009年時就已成功開發出多層銅TSV堆疊的8Gb DRAM記憶體，這個DDR3 SDRAM可以有1，600Mbit/s的運作速率，且在核心層間有1，030個互連（單一封裝中有8，357個凸塊互連， 包含介面層），這個封裝高度最大僅1.3毫米（mm），裡面包含八個核心層與一個介面層，目前8Gb TSV DRAM已開始提供，而且很快便可以看到16Gb的產品（八層各2Gb的DRAM產品）出現。

以一個整合元件製造商（IDM）而言，三星比誰都有能力來進行3D IC的開發，市場消息指出，多年來三星已將3D封裝技術推展至不同的應用上，目前他們的3D DRAM結構可以支援四個Rank的動作， 含一個主控端（Master）與三個從屬端（Slave）晶片，並使用將近三百個TSV，這個元件可以支援功能模組化，且提供緩衝模組的解決方案，其中Master晶片是一個具有四片2Gb的DDR3 DRAM， 且另有多Rank的控制回路，而Slave晶片都有2Gb的記憶體核心與晶圓級測試回路，這個元件的密度共8Gb，且每個堆疊都可以形成一個Rank，Master晶片可以當成可絕緣通道（Channel）與Slave晶片間的緩衝區 ，於是若在有四個Rank/Module與兩個Module/Channel的結構下，可以讓輸入/輸出資料傳輸快到1，600Mbit/s，然而若是以傳統的QDP（Quad Die Package）結構來進行，傳輸速率則只能到1， 066Mbit/s。

追求高效能電腦設備的製造業如伺服器製造商也對於TSV技術的改善空間非常感興趣。 根據IBM的說法，伺服器記憶體容量是以每代至少兩倍的速度成長，而由於消費者對系統體積愈小愈好的偏好，限制了記憶體插槽的總數量，也讓記憶體模組密度須要設法往上提升，其中一個好方法，就是使用3D TSV技術製造伺服器的DRAM高階應用。

JEDEC固態技術聯盟在2012年宣佈一個新的行動DRAM標準--JESD229 Wide I/O Single Data Rate（SDR）。 由於Wide I/O行動DRAM是一項突破性技術，可滿足產業在增加整合層次與改善頻寬、延遲（Latency）、供電、重量與尺寸上的需求，因而可以讓智慧型手機、平板電腦、手持遊戲機及其他可攜式元件得到效能、 省電與縮小尺寸等的終極表現，而這個標準主要訴求在於使用TSV的3D堆疊能力，把記憶體晶片直接堆疊互連到一個系統單晶片上時所需的標準，其定義出相關的屬性、功能、交流（AC）與直流（DC）值以及Ball/Signal配置， 特別適用需要極佳耗電效能與更大的記憶體頻寬（最大到17GB/s）之應用，應用實例包括3D遊戲、高解析度視訊檔，或同時須要執行多重應用等，比起前一代的標準LPDDR2，在相同的耗電水準下，Wide I/O的頻寬約兩倍。

瞄準FPGA市場

使用3D結構在邏輯元件上的優點，最有利的證據就在現場可程式設計閘陣列（FPGA）的應用上。 傳統FPGA包含一堆簡單又可程式化的邏輯元件陣列，並且有可程式化的互連結構，因此可按照系統設計者的需求來規畫邏輯區塊的相連結構，但FPGA的效能會被占了晶片面積90%的互連結構所限制住，且會造成40%？ 80%的元件延遲。

3D整合的技術於是找到了這個施力點，因其可協助FPGA把可程式化的互連結構從邏輯區塊中移除，轉而置放于堆疊體的其他層，因而減少原先的互連延遲現象，但是否可在FPGA上採用3D TSV， 則仍須視晶圓代工廠是否有對應的設計工具以及在300毫米晶圓應用TSV的能力而定。

業界標準也是另一個問題，舉例來說，對於在3D的設計上是要發展可製造性設計（DFM）或可測性設計（DFT）的標準，也仍然引起許多的討論。 美國電機暨電子工程師學會（IEEE）的3D Test Working Group提出IEEE 1838標準，這個標準的內容是希望可以在3D元件中定義出可當作測試架構的基礎結構與描述語言，這個測試架構非常關鍵， 因為其可以在IC制程中用來測試與確認3D元件的品質，對於FPGA應用3D技術非常關鍵。

強化無線設備性能

供應無線設備的公司將TSV視為想增加處理器效能、強化處理器與記憶體間資料交換頻寬、改善資料存取耗電、限制電池耗電、低成本與小型化等優勢時最具潛力的解決方案。

但目前的封裝技術都較局限于使用打線接合或覆晶技術來做立體堆疊，在某些應用上，也會傾向于使用PoP（Package on Package）或PiP（Package in Package）等技術，而CoC（Chip on Chip）也因無法完全滿足所有需求，而只被採用于部分應用中，因此在這方面的應用上，未來有絕對的市場空間可以發展。

除了以上的應用外，TSV還引起其他半導體廠的興趣，舉例來說，類比元件供應商也規畫使用TSV，其主要是為了縮短設計時程，以便快速上市（約18個月），這主要是因為有現存的設計工具還可以沿用，而TSV連接元件時， 也可以混用各種技術或使用不同的技術節點（Technology Node），例如晶片部分可使用130奈米（nm）節點技術來設計，也可以在其他部分應用45奈米技術來進行，在這樣的情況下會有不錯的綜效， 例如可以最佳化數位元件的技術，卻不一定可以最佳化類比元件，混合使用不同節點則可以順帶改善整合的彈性。

另外，由於晶片互連的總長會縮短，且擁有較低的電容，因此也能降低更多的耗電，並且改善速度效能。 但是，TSV應用在混合數位與類比元件下的缺點，則可能包含在類比晶片與高頻數位元件間，存在電磁與射頻（RF）的相互干擾現象。 接著，討論目前這幾項應用在市場上的預測值資料。