개발, 제조 업체의 주요 칩 솔리드 스태킹 기술 응용은 임박

TSV 스테레오 스태킹 기술 응용 프로그램의 다양 한에서 신흥 되었습니다. 그러나 TSV 스태킹 기술 DRAM, FPGA, 무선 장비 및 다른 응용 프로그램에서 사용 됩니다의 성능을 향상 시킬 수 있습니다. 그리고 낮은 전력 소비, 따라서 TSV 기술 시장에서의 속도 가속, 공장, IP 공급 업체, 대신 의존 해야 반도체 공장 및 아날로그 구성 요소 공장,,의 호의 얻고 유지 EDA 식물 그리고 협력의 작품을 밀봉 하기 위하여 식물.

이전 기사는 스테레오 이미지 센서, 전력 증폭기 및 프로세서와 현재 상황과 예측에 그렇게, 따라서이 문제 마지막 기간에서 토론을 계속 됩니다 스태킹 실리콘 구멍 뚫 기 (TSV)을 적용 하는 방법 분석 다음 인기 상품 응용 프로그램, 독자는 미래의 추세에 대 한 명확 하 게 될 수 있습니다

뜨거운 애플 리 케이 션 시장에 TSV 잡아

오늘날의 휴대용 기기 거의 다 손에의 손바닥에 찾아볼 수 있습니다, 버튼으로 인터넷, 이메일, 높은-정의 TV 시청 또는 글로벌 포지셔닝 시스템 (GPS) 서비스를 사용 하 여. 멀티미디어 더 필요 하지만 또한 디자인 점점 더 복잡 한, 디자이너 모두 좁은 핀 구조 더 나은 기능을 달성 하기를 계속 하 고 싶지 하지만 더 적은 전력 소비.

휴대용 컴퓨팅을 위한 점점 긴급 한 필요 때문에 업계는 3 차원 (3D) 스테레오 게임 및 가족 극장 표준 1, 080 p, 두 번째, 및 다른 기능 당 60 비디오 장치를 지 원하는 휴대용 장치를 허락 하는 더 많은 고급 메모리 기술 추구 하기 시작 했다. 2013 년에 휴대용 장비 시스템에 대 한 단일 크리스탈 칩 (SoC) 디자인 10GBIT/S의 메모리 대역폭 성능 규격 보다 더 요구할 것입니다. 또한, 가능한 방향 (그림 1)는 더 나은 메모리 기술과 향상 된 핀 크기 휴대용 산업에서 찾고 전력 소비 및 효율을 향상 시키기 위해 TSV 3D IC 개념의 사용.

그림 1 누적된 웨이퍼 및 TSV 기술을 사용 하 여 3D IC 포장에 대 한 기술 청사진

넓은 입/출력 (넓은 I/O) 인터페이스에 대 한 응용 프로그램 TSV의 스택 동적 임의 접근 메모리 (DRAM) 논리 칩에, 2 ~ 4 배 배 비트, 정말 업계에 대 한 큰 동기는 당 반 전력 소비 경우 LPDDR2 기술 보다 빠른 수 현재 응용 프로그램 상태는 아래 설명 되어 있습니다.

드람에 적용

DRAM 메모리, 델타 (Elpida), 삼성 (삼성)와 (미크론) 이제 TSV 스택를 사용 하 여 DRAM 샘플 공급을 시작 하 고이 세 회사 이익 희 (NEC)와 오 키 전기 많은 누적된 개념을 출판 했습니다. 드람 스택에 사용 되는 기술이입니다, 물론, 효율, 전력 절약 및 크기.

IBM의 연구는 지적 DDP (듀얼 다이 패키지) 1, 지원 하기 위해 확장에 관해서 333mbit/s 또는 1로도 600mbit/s, TSV 기술 지 결국 필요 기술을 선-결합 (와이어 본딩) 없이 사용할 수 있기 때문에 드람 스택 패키지 크기가 작습니다 하 고 빠른 데이터 전송 기능 및 대역폭.

이르면 2009 년, 서울, 선언 된 파산은 성공적으로 개발 된 다층 구리 TSV 쌓아 8gb dram 메모리, DDR3 SDRAM이 1, 600mbit/s 속도, 동작을 가질 수 있으며 코어에서 레이어 1030 상호 (단일 패키지 8,357 볼록 블록 인터커넥트의 인터페이스 계층 포함 패키지의 최대 높이 1.3 m m만 (mm), 8 코어 계층과 인터페이스 계층을 포함 하는, TSV 드람 현재 8gb를 제공 하기 시작 했다 및 곧 16gb 제품 (2gb DRAM 제품의 8 층) 표시를 볼 수 있습니다.

경우에 통합된 구성 요소 제조 업체 (IDM), 삼성 전자는 3D IC를 개발 하는 능력 및 시장 뉴스 년 동안 삼성 전자를 다른 응용 프로그램의 패키징 기술 확장 및 3D 드람 구조 4 순위 움직임, 지원 수 지적 하나의 마스터 (마스터) 및 3 개의 노예-엔드 (슬레이브) 웨이퍼를 포함 하 고 있는 마스터 칩은 4 조각 2 버퍼 모듈 솔루션을 제공 하 고 기능 모듈화를 지 원하는 거의 300 TSV 사용 기가바이트 DDR3 d 램, 그리고 순위, 슬레이브 칩 보다는 더 많은 것의 다른 제어 루프는 2gb 메모리 코어 및 웨이퍼 레벨 테스트 회로, 8 기가바이트의 총의 구성 요소 밀도 각 스택 순위를 형성할 수 있습니다., 그리고 마스터 칩 절연된 채널 (채널) 및 슬레이브 칩 버퍼 사이 사용할 수 있습니다. 1, 4 순위/모듈 및 모듈 채널당 2 개의 구조에 600mbit/s 입/출력 데이터를 전송할 수 있습니다 하지만 전통적인 QDP (쿼드 다이 패키지) 구조를 사용 하는 경우 전송 속도 1를 도달할 수 있다. 066mbit/s입니다.

서버 제조업체 등 고성능 컴퓨터 장비에 대 한 제조는 또한 TSV 기술에 대 한 공간 개선에 관심을. IBM에 따르면 서버 메모리 용량 두 번 이상, 세대 당 번 성장 하 고 작은 시스템 크기에 대 한 소비자의 선호 메모리 슬롯의 총 수를 제한 하 고 메모리 모듈 밀도 높은 될 수 있습니다, 때문에 3D를 사용 하는 좋은 방법은 TSV 기술 DRAM 높은 주문 응용 프로그램 서버를 제조합니다.

JEDEC 고체 상태 기술 제휴 발표 2012 년에서 새로운 액션 드람 표준-jesd229 넓은 I/O 단일 데이터 속도 (SDR). 다양 한 I/O 작업 드람은 스마트 폰, 태블릿, 휴대용 게임 콘솔 및 기타 휴대용 구성 요소 효과가 될 수 있도록 통합의 수준을 증가 하 고 대역폭, 대기 시간 (대기 시간), 전원 공급 장치, 무게와 크기, 개선 하는 업계의 필요를 충족 하기 위해 획기적인 기술 절전 및 크기 감소의 최고의 성능,이 표준의 주요 요구 TSV 3D 스태킹 능력을 사용 하는 메모리 칩 스택 필요한 표준의 단일 시스템에 상호 연결 하는 직접, 관련 속성, 함수, 교류 (AC)와 직류 (DC) 값 및 공/신호 구성 정의 대 한 훌륭한 필요로 하는 응용 프로그램 전력 소비 및 더 큰 메모리 대역폭 (최대 17 gb/s), 응용 프로그램의 예로 3D 게임, 고해상도 비디오 파일, 또는 동일한 전력 소비 수준, 다양 한 I/O 대역폭에서 표준 LPDDR2의 이전 세대에 비해 같은 시간에 여러 응용 프로그램에 특히 적합 한 약 두 번 번 넓은.

대상 FPGA 시장

논리 요소에 3 차원 구조의 장점을 사용 하 여, 가장 유리한 증거 필드 프로그래머블 게이트 어레이 (FPGA)의 응용 프로그램입니다. 전통적인 FPGA의 간단 하 고 프로그래밍 가능 논리 요소 배열, 잔뜩 포함 프로그래밍 가능 상호 구조 그릴 연결 구조의 논리 블록을 시스템 설계자의 요구에 따라 수 있습니다 있지만 FPGA의 효율성 상호 연결 구조의 칩 면적의 90% 차지 하 고 40% 귀 착될 것 이다? 80% 구성 요소 지연입니다.

3D 통합 기술 따라서 원래 인터커넥트 지연 현상을 줄일 스택의 다른 레이어 대신 논리 블록에서 프로그래밍 가능 상호 연결 구조를 제거 하는 FPGA를 도울 수 있다 FPGA 3D TSV에 사용 될 수 있습니다 때문에이 응용 프로그램을 발견 그것은 여전히 웨이퍼 세대 공장 해당 디자인 도구와 300 mm 웨이퍼에 TSV를 적용할 수 있는지 여부를 확인 해야 합니다.

업계 표준 다른 문제, 예를 들어 있으며 여전히 제조 설계 (DFM) 또는 테스트 설계 (DFT) 3D 디자인에 대 한 표준 개발에 대 한 많은 면담이 있다. 3D 테스트 작업의 그룹 미국 협회 전기 및 전자 기술자 (IEEE) 인프라를 정의 하는 표준, IEEE 1838 및 설명 언어 테스트 아키텍처 중요 3D 구성 요소에 사용할 수 있는 선물 IC 프로세스에서 3D 부품의 품질을 확인 하 고 테스트를 사용할 수 있기 때문에 3D 기술을 적용 하는 FPGA에 대 한 매우 중요 하다.

무선 장치 성능 향상

무선 장치를 공급 하는 회사는 증가 하는 프로세서 성능, 프로세서와 메모리, 배터리 전원, 저렴 한 비용, 제한 하는 데이터 액세스를 향상 사이의 대역폭 강화 및 소형화를 위한 가장 유망한 솔루션으로 TSV를 참조 하십시오.

그러나 현재 포장 기술은 와이어 본딩 또는 코팅 하는 일부 응용 프로그램에 3 차원 스택, 또한 Pop (패키지에 패키지) 또는 핍 (패키지에 패키지) 및 다른 기술, 그리고 COC를 사용 하는 경향이 기술 사용에 제한 되는, (에 칩 칩) 또한 그것은 완전히 모든 요구를 충족 하지 수 있기 때문에 하지만 일부 응용 프로그램에 사용 되는, 그래서이 응용 프로그램에서 미래는 절대 시장 공간을 개발할 수 있습니다.

위의 응용 프로그램 이외에 TSV는 또한 다른 반도체 공장에서 관심을 끌었다, 예를 들어 아날로그 부품 공급 업체는 또한 TSV, 신속 하 게 시장 (약 18 개월), 주로 있기 때문에 기존의 디자인 도구를 사용할 수 있습니다, 연결 구성 요소, TSV 설계 시간을 단축 하는 주로의 사용을 규제 또한 혼합 기술 또는 다른 기술 노드 (기술 노드)를 사용 하 여 매우 효과적일 수 있다이 경우에, 다른 부분에 130 nm 노드 기술, 또는 45 nm 기술을 사용 하 여 디자인할 수 있는 웨이퍼 부분 등 예를 들어 디지털 구성의 기술을 최적화할 수 있습니다 하지만 반드시 아날로그 구성 요소, 다른 노드를 혼합의 최적화 통합의 유연성을 개선 하는 데 사용할 수 있습니다.

또한, 칩 상호 연결의 총 길이 단축 했으며 낮은 커패시턴스, 때문에 그것은 수 또한 전력 소비를 줄일 고 속도 효율을 개선. 그러나, TSV의 단점은 혼합된 숫자에 적용 하 고 아날로그 요소 아날로그 칩 및 높은 주파수 디지털 요소와 전자기의 간섭 사이의 상호 작용을 포함 될 수 있습니다 및 RF (RF). 다음, 우리는 시장에서 이러한 응용 프로그램의 현재 예측 데이터 설명.