2014小碩求職筆記之VIA(威盛)

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       八月末來到哈爾濱找工作，威盛來的算是比較早的，應該是九月十幾號具體日期記得不是很清楚，我報的北京的 ASIC logic職位，這個職位貌似招的人比較多，宣講會弄得比較正式，去聽了一下，有一個戴眼鏡的HR長的很標緻，本人還偷偷照了個像 - - ，當晚就通知第二天筆試，今年威盛筆試題和往年難度差不多，對基礎要求比較高，同時會出一些比較有想法的題目，同樣的問題變著法的問，我總體答得還可以，應該80分水平，最後我會給出今年的筆試題目。

       筆試的第二天就通知面試了 ，地點在正明錦江酒店，哈爾濱有了地鐵就是方便，從家出坐地鐵直接就能到了，一面面試官大概40多歲，說話很客氣，問題問的還算比較細，對項目逐一問了一遍，讓我詳細解釋了一下波形發生器中DDS原理以及類比數字調製波形的具體調製方式，然後問了一下非同步FIFO，主要是怎樣判斷空滿，定址方式以及格雷碼的用法等等，我之前準備的還算充分 ，基本答個差不多，一面結束之後面試官讓我直接去二面。

       二面面試官是北京威盛的一個小boss，在宣講會時候他是第一個講話的，說話很有礼貌，看著我簡曆上的所有東西基本都問了一遍，包括每個項目內容，承擔角色以及數學建模或者電競比賽什麼的，聊的比較投機，這時候我就自我感覺希望很大了，果然boss直接就給HR打電話說：我這有個小夥子很不做，我讓他過去跟你聊聊，然後就介紹我倒HR的房間。

        三面HR面基本是問一些家庭情況什麼的，工作意向，薪水要求，我說我對薪水沒要求，覺得 其實要求也沒用，人家不會給你special offer ，不要求也不會低，所我直接說給多少都行，威盛今年碩士都是1w，發15個月左右。然後她問了一些類似於父母同不同意你去被北京啊什麼的，我基本都表現的意向比較強烈，最後HR說  我們給你offer 的話你需要考慮多久呢？  我說應該很快吧，她說那好，回去等我通知吧 ，希望給你offer以後 你能儘快回複，我說沒問題。

       好，寫這裡你們肯定以為我基本已經offer 到手， 其實我當時也是這麼認為的，因為一起去面ASIC的四五個同學只有我一個到3面了，其他職位的也有一個跟我一樣情況的，類似於口頭offer，結果呢？ 焦急等待了兩天后也沒給offer，打電話一問人家威盛招聘團隊已經去下一站長春了，然後問了一下同學 只有一個面firmware的兄弟收到了offer，再打電話給威盛HR說我們打算東北區面完了統一發offer ，當時我就醉了 ，不帶這樣的吧，說完一堆類似於“you have my word ”的話然後直接走人了....   

       首先說一下我對威盛的印象，因為上屆有個關係比較好的師兄去了跟我說還不錯，公司是做晶片的，CPU官方說能排到第三，在intel 和AMD 之後，但本人認為它跟這兩家的差距還是比較大的，不過公司總體福利和待遇還算可以，也是我求職主要考慮的目標之一，其實當時威盛直接給我offer 我應該就簽了，無奈人家不給，最後11月樓主早已經簽別家了 ，威盛hr給我打電話 ，說如果我能考慮違約上家，他們隨時歡迎我，當時想反正也不去了別鬧的不開心，就跟他客氣一下，另外一個情況一樣的哥們接到電話後給他們一頓噴："當時想簽的時候為什麼不給offer呢？到現在給還有意義麼?",  哈哈反正我聽完了挺解恨的，也算替我出口氣。

 

       下面給出2014年的VIA- ASIC logic職位的筆試題，沒別的目的，就是希望大家找工作時候能做一個參考，VIA還是不錯的。

    

     1. 什麼是建立保持時間？   什麼是recovery，remove？ 二者有何不同？  （5分）

     2. 什麼是競爭冒險現象？ 如何消除？              （5分）

     3. Latch 和 flip flop 的異同 ？                      （5分）

     4. SETUP 和 hold violation 如何修改？   （5分）

     5. DC中的 link_library 和 target_library 有何區別 ？（5分）

     6. 時鐘門控如何?（畫圖表示）？ 如果有多重表示可以全部畫出.（5分）

     7. 按照優先順序順序排列以下 7 個運算子： ！，| ，|| ，+，^，&，*  。（5分）

     8. 什麼是阻塞賦值？ 什麼是非阻塞賦值？ （5分）

     9. IC前端設計流程有哪幾步 ？ 每一步都有哪些軟體？ （5分）

    10. 通常設計中要用到一個同步器來解決非同步複位訊號的 recovery 和 removal 問題 ，請畫出該同步器的結構圖。（5分）

    11. moore和mealey 狀態機器的特徵分別是什嗎？ （5分）

    12. 多時域設計中， 如何處理訊號的跨時鐘域？ 單位元訊號如何處理 ？ 多位元位寬的data如何處理？ （5分）

    13. 什麼是 DFT? 為什麼要做DFT ? （5分）

    14. 請用 RTL（樓主用的 verilog）實現如下功能       （25分） 

       (1)   兩個時鐘域，分別為 aclk and bclk  ，bclk 的頻率是 aclk 的兩倍 ，沒有固定的相位關係，對應的複位訊號分別為： areset_x and breset_x （都為低有效）

       (2)  aclk domain ，對單 bit 的輸入訊號 data_in 做固定的 pattern 檢測 ，該固定的 pattern 為 010100 。

       (3)  bclk domain ，對 pattern 檢測到的次數進行計數，檢測到 10 次時 ，打出 interrupt ，計數器清零。

    15. 參考如下電路圖，假設 DFF 的 setup time 為 0.3 ，hold time 為 0.2 ，與門，或門，與非門的 delay=0.2 ，反相器的 delay=0.1  ，請回答如下問題 （10分）

       (1)  Buffer X 的 delay 最小為多少？ 為什嗎？

       (2) 指出關鍵路徑。

       (3)  buffer X 的 delay 如果取到了最小值，為了滿足 timing ，該 clock 的最小周期為多少 ？ 為什嗎？

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