Cadence 電源完整性模擬實踐（一）

標籤：cadence   電源   完整性   模擬   allegro   

軟體版本：Cadence 16.5

使用工具：Allegro PCB PI Option XL Power Integrity

使用資源：模擬執行個體：http://download.csdn.net/detail/wu20093346/7660995

模擬目的：根據單節點模擬的結果去選擇去耦電容器，從而使PCB滿足所設定的目標阻抗

1.建立新的PCB檔案

開啟Allegro PCB PI Option XL：

建立一個board，輸入名字為PI_Allegro，設定英文路徑。

2.啟動電源完整性設定嚮導：

執行 Analyze ->Power Integrity

點擊確定後，關閉SigNoise Errors/Warnings視窗，彈出電源完整性設定嚮導視窗

點擊Next，接下來匯入PCB邊框，這樣快一些，不用再動手去畫，執行個體在資源裡有。

點擊Import Outline，選擇資源裡的lab2.brd。

接著匯入疊層結構，Next，點擊Import stack-up，同樣是選擇lab2.brd。

單擊Next，進入直流網路和平面關聯設定對話方塊，資訊已經被匯入，直接再單擊Next

出現Power Pair Setup對話方塊，設定電源對

Plane1選擇S1，Plane2選擇S2，單擊add，重複這個步驟

Plane1選擇S3，Plane2選擇S4，單擊add

Plane1選擇S5，Plane2選擇S6，單擊add

這就添加了三個電源對，

單擊Next，這時候這個對話方塊沒有顯示任何元器件，因為這是個新的PCB，還沒有安放元器件。

單擊Next

選中DCL library，再Next，進入Library Setup

在Power plane pair選擇S1-S2的平面對，單擊電容庫C:/Cadence/SPB_16.5/share/pcb/pcb_lib/npo_0603_caps

選擇CAP_NPO_0603_10U

在Power plane pair選擇S3-S4的平面對，單擊電容庫C:/Cadence/SPB_16.5/share/pcb/pcb_lib/npo_0603_caps

選擇CAP_NPO_0603_6_8U

在Power plane pair選擇S5-S6的平面對，單擊電容庫C:/Cadence/SPB_16.5/share/pcb/pcb_lib/npo_0603_caps

選擇CAP_NPO_0603_8_2U

3.設定模擬參數

在Power Plane pair欄選擇S1-S2，在Ripple tolerance波動容限欄選擇5%，在Max delta current中輸入5Amp，這時候對話方塊中顯示當前的目標阻抗為30毫歐。

在Power Plane pair欄選擇S3-S4，在Ripple tolerance波動容限欄選擇5%，在Max delta current中輸入5Amp，這時候對話方塊中顯示當前的目標阻抗為30毫歐。

在Power Plane pair欄選擇S5-S6，在Ripple tolerance波動容限欄選擇5%，在Max delta current中輸入5Amp，這時候對話方塊中顯示當前的目標阻抗為20毫歐。

改變預設的貼裝電感值，點擊對話方塊中的Control按鈕，在Power Integrity Control中單擊Mounted Inductance選項，在Default Mounted Inductance中輸入225pH，點擊OK。


擺放電壓調節模組，在要進行單節點模擬的每個單獨平面對上都需要放置一個電壓調節模組。選擇S5-S6，點擊VRM Edit，OK，擺放VRM


選擇S3-S4，S1-S2，同樣的步驟分別擺放VRM
4.單節點模擬選擇S1-S2，單擊Single Node Simulation，出現SigWave視窗
選擇S3-S4，點擊Single Node Simulation，顯示：
選擇S5-S6，點擊Single Node Simulation，顯示：


分析這三個響應曲線，因為S3-S4平面對的平面間隔（23.32504mils）比S1-S2平面對的平面間隔0.5mils要大，平面間隔大的平面對會產生較小的電容，因此它有著更高的阻抗響應曲線。S1-S2的平面對響應曲線與S5-S6的非常接近，這是因為兩個平面對有著相近的地區和近乎相等的平面間電容值。含有電容器的阻抗響應曲線不相同的原因是因為之前為每個平面對指定了不同大小的電容值，而這些電容有著不同的諧振頻率值和不同的等效串聯電阻值。

Cadence 電源完整性模擬實踐（一）