退耦、旁路電容

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 所謂退耦，即防止前後電路網路電流大小變化時，在供電電路中所形成的電流衝擊對網路的正常工作產生影響。換言之，退耦電路能夠有效消除電路網路之間的寄生耦合。

退耦電容的選擇
高手和前輩們總是告訴我們這樣的經驗法則：“在電路板的電源接入端放置
一個1～10μF的電容，濾除低頻雜訊；在電路板上每個器件的電源與地線之間放置一
個0.01～0.1μF的電容，濾除高頻雜訊。”在書店裡能夠得到的大多數的高速PCB設計
、高速數字電路設計的經典教程中也不厭其煩的引用該首選法則（老外俗稱Rule of
Thumb）。但是為什麼要這樣使用呢？各位看官，如果你是電路設計高手，你可以去幹
點別的更重要的事情了，因為以下的內容僅是針對我等入門級甚至是門外級菜鳥。
做電路的人都知道需要在晶片附近放一些小電容，至於放多大？放多少？怎
麼放？將該問題講清除的文章很多，只是比較零散的分佈於一些前輩的大作中。鄙人
試著採用拾人牙慧的方法將幾個問題放在一起討論，希望能加深對該問題的理解；如
果很不幸，這些對你的學習和工作正好稍有協助，那我不勝榮幸的屁顛屁顛的了。
首先就我的理解介紹兩個常用的簡單概念。
什麼是旁路？旁路（Bypass），是指給訊號中的某些有害部分提供一條低
阻抗的通路。電源中高頻幹擾是典型的無用成分，需要將其在進入目標晶片之前提前
幹掉，一般我們採用電容到達該目的。用於該目的的電容就是所謂的旁路電容
（Bypass Capacitor）,它利用了電容的頻率阻抗特性（理想電容的頻率特性隨頻率的
升高，阻抗降低，這個地球人都知道），可以看出旁路電容主要針對高頻幹擾（高是
相對的，一般認為20MHz以上為高頻幹擾，20MHz以下為低頻紋波）。
什麼是退耦？退耦（Decouple），最早用於多級電路中，為保證前後級間傳
遞訊號而不互相影響各級靜態工作點的而採取的措施。在電源中退耦表示，當晶片內
部進行開關動作或輸出發生變化時，需要瞬時從電源線上抽取較大電流，該瞬時的大
電流可能導致電源線上電壓的降低，從而引起對自身和其他器件的幹擾。為了減少這
種幹擾，需要在晶片附近設定一個儲電的“小水池”以提供這種瞬時的大電流能力。
在電源電路中，旁路和退耦都是為了減少電源雜訊。旁路主要是為了減少電
源上的雜訊對器件本身的幹擾（自我保護）；退耦是為了減少器件產生的雜訊對電源
的幹擾（家醜不外揚）。有人說退耦是針對低頻、旁路是針對高頻，我認為這樣說是
不準確的，高速晶片內部開關操作可能高達上GHz，由此引起對電源線的幹擾明顯已經
不屬於低頻的範圍，為此目的的退耦電容同樣需要有很好的高頻特性。本文以下討論
中並不刻意區分退耦和旁路，認為都是為了濾除雜訊，而不管該雜訊的來源。
簡單說明了旁路和退耦之後，我們來看看晶片工作時是怎樣在電源線上產生
幹擾的。我們建立一個簡單的IO Buffer模型，輸出採用圖騰柱IO驅動電路，由兩個互
補MOS管組成的輸出級驅動一個帶有串聯源端匹配電阻的傳輸線（傳輸線阻抗為Z0）。
為了做成純文檔的格式，盡量採用文字說明，不不採用圖片，這樣給理解帶
來一定的困難，看官們見笑了。設電源引腳和地引腳的封裝電感和引線電感之和分別
為：Lv和Lg。兩個互補的MOS管（接地的NMOS和接電源的PMOS）簡單作為開關使用。假
設初始時 刻傳輸線上各點的電壓和電流均為零，在某一時刻器件將驅動傳輸線為高電
平，這時候器件就需要從電源管腳吸收電流。在時間T1，使PMOS管導通，電流從PCB板
上的VCC流入，流經封裝電感Lv，跨越PMOS管，串聯終端電阻，然後流入傳輸線，輸出
電流幅度為VCC/（2×Z0）。電流在傳輸線網路上持續一個完整的返回（Round-Trip）
時間，在時間T2結束。之後整個傳輸線處於電荷充滿狀態，不需要額外流入電流來維
持。當電流瞬間湧過封裝電感Lv時，將在晶片內部的電源提供點產生電壓被拉低的擾
動。該擾動在電源中被稱之為同步開關雜訊（SSN，Simultaneous Switching Noise；
SSO，Simultaneous Switching Output Noise）或Delta I雜訊。
在時間T3，關閉PMOS管，這一動作不會導致脈衝雜訊的產生，因為在此之
前PMOS管一直處於開啟狀態且沒有電流流過的。同時開啟NMOS管，這時傳輸線、地平
面、封裝電感Lg以及NMOS管形成一迴路，有瞬間電流流過開關B，這樣在晶片內部的地
結點處產生參考電平點被抬高的擾動。該擾動在電源系統中被稱之為地彈雜訊
（Ground Bounce，我個人讀著地tan）。
實際電源系統中存在晶片引腳、PCB走線、電源層、底層等任何互連線都存在一定電感
值，因此上面就IC級分析的SSN和地彈雜訊在進行Board Level分析時，以同樣的方式
存在，而不僅僅局限於晶片內部。就整個電源分布系統來說（Power Distribute
System）來說，這就是所謂的電源電壓塌陷雜訊。因為晶片輸出的開關操作以及晶片
內部的操作，需要瞬時的從電源抽取較大的電流，而電源特性來說不能快速響應該電
流變化，高速開關電源開關頻率也僅有MHz量級。為了保證晶片附近電源線上的電壓不
至於因為SSN和地彈雜訊降低超過器件手冊規定的容限，這就需要在晶片附近為高速電
流需求提供一個儲能電容，這就是我們所要的退耦電容。
如果電容是理想的電容，選用越大的電容當然越好了，因為越大電容越大，
瞬時提供電量的能力越強，由此引起的電源軌道塌陷的值越低，電壓值越穩定。但是
，實際的電容並不是理想器件，因為材料、封裝等方面的影響，具備有電感、電阻等
附加特性；尤其是在高頻環境中更表現的更像電感的電氣特性。我們都知道實際電容
的模型簡單的以電容、電阻和電感建立。除電容的容量C以外，還包括以下寄生參數：
1、等效串聯電阻ESR（Resr）：電容器的等效串聯電阻是由電容器的引腳電阻
與電容器兩個極板的等效電阻相串聯構成的。當有大的交流電流通過電容器，Resr使電容
器消耗能量(從而產生損耗)，由此電容中常用用損耗因子表示該參數。
2、等效串聯電感ESL（Lesl）：電容器的等效串聯電感是由電容器的引腳電感
與電容器兩個極板的等效電感串聯構成的。
3、等效並聯電阻EPR Rp：就是我們通常所說的電容器泄漏電阻，在交流耦合
應用、儲存應用(例如類比積分器和採樣保持器)以及當電容器用於高阻抗電路時，Rp是
一項重要參數，理想電容器中的電荷應該只隨外部電流變化。然而實際電容器中的Rp使
電荷以RC時間常數決定的速度緩慢泄放。
還是兩個參數RDA、CDA 也是電容的分布參數，但在實際的應該中影響比較
小，這就省了吧。所以電容重要分布參數的有三個：ESR、ESL、EPR。其中最重要的是
ESR、 ESL，實際在分析電容模型的時候一般只用RLC簡化模型，即分析電容的C、ESR
、ESL。因為寄生參數的影響，尤其是ESL的影響，實際電容的頻率特性表現出阻抗和
頻率成“V”字形的曲線，低頻時隨頻率的升高，電容阻抗降低；當到最低點時，電容
阻抗等於ESR；之後隨頻率的升高，阻抗增加，表現出電感特性（歸功於ESL）。因此
對電容的選擇需要考慮的不僅僅是容值，還需要綜合考慮其他因素。包括：
1、電容容值；2、電介質材料；3、電容的幾何尺寸和置放位置。
所有考慮的出發點都是為了降低電源地之間的感抗（滿足電源最大容抗的
條件下），在有瞬時大電流流過電源系統時，不至於產生大的雜訊幹擾晶片的電源地
引腳。選用常見的有兩種方法計算所需的電容：
簡單方法：由輸出驅動的變化計算所需退耦電容的大小；
複雜方法：由電源系統所允許的最大的感抗計算退耦電容的大小。
我們假設一個模型，在一個Vcc＝3.3V的SRAM系統中，有36根輸出資料線，
單根資料線的負載為Cload＝30pF（相當的大了），輸出驅動需要在Tr＝2ns（上升時
間）內將負載從0V驅動到3.3V，該晶片資料裡規定的電源電壓要求是3.3V＋0.3V/-
0.165V。

 退歐電容是用來儲能的  旁路是防止電源被拉低影響到晶片，退歐是防止晶片的開關脈衝影響到電源或周邊電路  

退耦、旁路電容