基於verilog的分頻器設計（半整數分頻，小數分頻：下）

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半整數分頻器:計數器是通過上升沿觸發，故在計數為N-1時對計數觸發進行翻轉，時鐘的下降沿變為上升沿，因此計數值為0，所以每產生n+0.5分頻時鐘的周期，觸發時鐘都要翻轉一次。，採用異或門和2分頻模組設計脈衝扣除電路，脈衝扣除是輸入頻率和2分頻輸出相異或的結果。

module fenpin(clk,rst_n,clk_out);input clk;input rst_n;output clk_out;reg clk_out2;wire clk_out1;reg [1:0] cnt;reg FB_CLK;always@(posedge clk_out2,negedge rst_n)begin if (!rst_n)FB_CLK<=0;elseFB_CLK<=~FB_CLK;endalways@(posedge clk_out1,negedge rst_n)begin if (!rst_n)begincnt<=0;clk_out2<=0;endelse if (cnt==2)begincnt<=0;clk_out2<=1;endelsebegincnt<=cnt+1‘b1;clk_out2<=0;endendxor xor1(clk_out1,clk,FB_CLK);wire CLK_OUT_R;assign CLK_OUT_R=(cnt==1) ? 1‘b0:1‘b1;assign clk_out=clk_out2 | CLK_OUT_R;endmodule

基於verilog的分頻器設計（半整數分頻，小數分頻：下）