USB2.0介面差分訊號線設計

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引 言
通用序列匯流排(Universal Serial Bus)從誕生髮展到今天，USB協議已從1.1過渡到2.0，作為其重要指標的裝置傳輸速度，從1.5 Mbps；的低速和12 Mbps的全速，提高到如今的480 Mbps的高速。USB介面以其速度快、功耗低、支援隨插即用、使用安裝方便等優點得到了廣泛的應用。目前，市場上以USB2.0為介面的產品越來越多，繪製滿足USB2.0協議高速資料轉送要求的PCB板對產品的效能、可靠性起著極為重要的作用，並能帶來明顯的經濟效益。

USB2．0介面是目前許多高速資料轉送裝置的首選介面，實踐表明：在高速USB主、從裝置的研發過程中，正確設計PCB板能充分發揮USB2.0高速效能。但是，若PCB板設計不當，則傳輸速率可能根本達不到預期目的，甚至會導致高速USB2．0裝置只能工作在全速狀態。

下面介紹USB2．0裝置高速資料轉送PCB板設計。

1 USB2．0介面差分訊號線設計
USB2．0協議定義由兩根差分訊號線(D 、D-)傳輸高速數字訊號，最高的傳輸速率為480 Mbps。差分訊號線上的差分電壓為400 mV，差分阻抗(Zdiff)為90(1±O．1)Ω。在設計PCB板時，控制差分訊號線的差分阻抗對高速數字訊號的完整性是非常重要的，因為差分阻抗影響差分訊號的眼圖、訊號頻寬、訊號抖動和訊號線上的幹擾電壓。差分線2D模型1所示。

 

差分線由兩根平行繪製在PCB板表層(頂層或底層)發生邊緣耦合效應的微帶線(Microstrip)組成的，其阻抗由兩根微帶線的阻抗及其和決定，而微帶線的阻抗(Zo)由微帶線線寬(W)、微帶線走線的銅皮厚度(T)、微帶線到最近參考平面的距離(H)以及PCB板材料的介電常數(Er)決定，其計算公式為：Zo={87/sqrt(Er 1．41)]}ln[5．98H/(0．8W T)]。影響差分線阻抗的主要參數為微帶線阻抗和兩根微帶線的線間距(S)。當兩根微帶線的線間距增加時，差分線的耦合效應減弱，差分阻抗增大；線間距減少時，差分線的耦合效應增強，差分阻抗減小。差分線阻抗的計算公式為：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微帶線和差分線的計算公式在0.1<W/H<2．0以及0．2<S/H<3．0的情況下成立。為了獲得比較理想的訊號品質和傳輸特性，高速USB2．0裝置要求PCB板的疊層數至少為4層，可以選擇的疊層方案為：頂層(訊號層)、地層、電源層和底層(訊號層)。不推薦在中介層走訊號線，以免分割地層和電源層的完整性。普通PCB板的板厚為1．6
mm，訊號層上的差分線到最近參考平面的距離H大約為11mil，走線的銅皮厚度T大約為O．65mil，填充材料一般為FR-4，介電常數Er為4．2。在H、T和Er已確定的條件下，由差分線2D阻抗模型以及微帶線和差分線阻抗計算公式可以得到合適的線寬W和線間距S。當W=16mil，S=7mil時，Zdiff=87Ω。但通過上述公式來推導合適的走線尺寸的計算過程比較複雜，藉助PCB阻抗控制設計軟體Polar可以很方便的得到合適的結果，由Polar可以得到當W=11mil，S=5mil時，Zdiff=92.2Ω。

在繪製USB2.0裝置介面差分線時，應注意以下幾點要求：
①在元件布局時，應將USB2.0晶片放置在離地層最近的訊號層，並盡量靠近USB插座，縮短差分線走線距離。
②差分線上不應加磁珠或者電容等濾波措施，否則會嚴重影響差分線的阻抗。

看到有USB1.1差分線上串電阻，這合理嗎，不解呀！

③如果USB2.0介面晶片需串聯端電阻或者D 線接上拉電阻時．務必將這些電阻儘可能的靠近晶片放置。
④將USB2.0差分訊號線布在離地層最近的訊號層。
⑤在繪製PCB板上其他訊號線之前，應完成USB2．0差分線和其他差分線的布線。
⑥保持USB2.0差分線下端地層完整性，如果分割差分線下端的地層，會造成差分線阻抗的不連續性，並會增加外部雜訊對差分線的影響。
⑦在USB2．0差分線的布線過程中，應避免在差分線上放置過孔(via)，過孔會造成差分線阻抗失調。如果必須要通過放置過孔才能完成差分線的布線，那麼應盡量使用小尺寸的過孔，並保持USB2．0差分線在一個訊號層上。
⑧保證差分線的線間距在走線過程中的一致性，使用Cadence繪圖時可以用shove保證，但在使用Protel繪圖時要特別注意。如果在走線過程中差分線的間距發生改變，會造成差分線阻抗的不連續性。
⑨在繪製差分線的過程中，使用45°彎角或圓弧彎角來代替90°彎角，並盡量在差分線周圍的150 mil範圍內不要走其他的訊號線，特別是邊沿比較陡峭的數字訊號線更加要注意其走線不能影響USB差分線。
⑩差分線要盡量等長，如果兩根線長度相差較大時，可以繪製蛇行線增加短線長度。

要達成既等長又不讓間距發生改變，怎麼實現啊？我走蛇形線時只能走一根啊，這一來間距就不等了，鬱悶。

 

2 USB2.0匯流排介面端電源線和地線設計
USB介面有5個端點，分別為：USB電源(VBUS)、D-、D 、訊號地(GND)和保護地(SHIELD)。上面已經介紹過如何設計D 、D-差分訊號了，正確設計USB匯流排電源、訊號地和保護地對USB系統的正常工作也是同樣重要的。

USB電源線電壓為5 V，提供的最大電流為500mA，應將電源線布置在靠近電源層的訊號層上，而不是布置在與USB差分線所在的相同層上，線寬應在30 mil以上，以減少它對差分訊號線的幹擾。現在很多廠家的USB從控制晶片工作電壓為3．3 V，當其工作在匯流排供電模式時，需要3．3～5 V的電源轉換晶片，電源轉換晶片的輸出端應盡量靠近USB晶片的電壓輸入端，並且電源轉換晶片的輸入和輸出端都應加大容量電容並聯小容量電容進行濾波。當USB從控制晶片工作在自供電的模式時，USB電源線可以串聯一個大電阻接到地。

USB介面的訊號地應與PCB板上的訊號地接觸良好，保護地可以放置在PCB板的任何一層上，它和訊號地分割開，兩個地之間可以用一個大電阻並聯一個耐壓值較高的電容，2所示。

 

保護地和訊號地之間的間距不應小於25mil，以減少兩個地之間的邊緣耦合作用。保護地不要大面積覆銅，一根100mli寬度的銅箔線就已能滿足保護地的功能需要了。

在繪製USB電源線、訊號地和保護地時，應注意以下幾點：
①USB插座的1、2、3、4腳應在訊號地的包圍範圍內，而不是在保護地的包圍範圍內。
②USB差分訊號線和其他訊號線在走線的時候不應與保護地層出現交疊。
③電源層和訊號地層在覆銅的時候要注意不應與保護地層出現交疊。
④電源層要比訊號地層內縮20D，D為電源層與訊號地層之間的距離。 

⑤如果差分線所在層的訊號地需要大面積覆銅，注意訊號地與差分線之間要保證35 mil以上的間距，以免覆銅後降低差分線的阻抗。
⑥在其他訊號層可以放置一些具有訊號地屬性的過孔，增加訊號地的串連性，縮簡訊號電流迴流路徑。
⑦在USB匯流排的電源線和PCB板的電源線上，可以加磁珠增加電源的抗幹擾能力。

3 USB2．0其他訊號的拓撲結構設計
USB2.0提供高達480 Mbps的傳輸速率，因此晶片需要外接一個較高頻率的晶振，例如Cypress公司的CY7C68013需要外接1個24 MHz的晶振。晶振應盡量靠近USB晶片的時鐘輸入腳，時鐘線不能跨越USB2．0的差分線，晶振下不要布置任何訊號線，並且在時鐘線周圍應覆有完整的訊號地，以降低時鐘線對其他訊號線的幹擾，特別是對差分線的幹擾。在繪製USB晶片與其他晶片相連的資料線時，應保證線間距不小於8mil。

結語
按EMC、EMI原理和訊號完整性要求設計的USB2．0裝置PCB板，傳輸速率可以達到300 Mbps以上。高速數字訊號傳輸PCB板設計是一個比較複雜的領域，對設計人員的要求比較高，設計周期也比較長