嵌入式—時鐘結構

     CPU正常工作需要有合適的時鐘訊號，包括ARM核使用的CCLK時鐘，和晶片外設使用的PCLK時鐘。 

CPU時鐘結構:

 

時鐘產生單元包括晶體振蕩器、鎖相環振蕩器（PLL）和VPB分頻器。

 

•晶體振蕩器

可以使用內部的晶體振蕩器產生時鐘訊號，也可以從外部引入時鐘訊號。

•鎖相環（PLL）

由晶體振蕩器輸出的時鐘訊號，通過PLL升頻，可以獲得更高的系統時鐘（CCLK）。

•VPB分頻器 

VPB分頻器決定處理器時鐘（CCLK）與外設器件所使用的時鐘（PCLK）之間的關係。

用途:通過VPB匯流排為外設提供所需的PCLK時鐘，以便外設在合適的速度下工作；在應用不需要任何外設全速運行時使功耗降低。