FPGA 非同步時鐘處理方

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1 如果FPGA設計中包含不同頻率的時鐘，就會涉及非同步時鐘的問題。我們需要一些方法來使得時鐘同步，從而保證FPGA設計的可靠性。

2 在建立和保持時間所構成的有效時間視窗內，資料輸入到觸發器進行轉換。如果資料的到達時間不滿足建立或者保持時間就會產生時序衝突。此時觸發器的輸出就有可能停留在非邏輯0 或1 的範圍內（這個狀態叫做准穩態），從而造成邏輯錯誤。

3 如果非同步時鐘的相位不能夠完全對齊就有可能引起2中所述的故障，而且這種故障是不可再現的，也無法通過模擬發現。

4 解決方案，即時鐘同步問題：

    a， 相位控制，通過PLL（鎖相環）DLL（延時鎖相環）使得兩個非同步時鐘的邊沿對齊。

    b,   雙跳技術（雙觸發器技術），在可能引起准穩態的觸發器後增加一級觸發器，從而消除准穩態的影響。：

   c， FIFO結構，解決非同步時鐘的問題的最有效方法是採用先進先出的隊列結構，它通常由雙口RAM來實現。

格雷碼通常用在FIFO結構中進行非同步時鐘間的多位計數傳遞，對於格雷碼每次只改變一位，可以消除多位計數器在非同步時鐘傳遞過程中未同時被改變的問題。

大多數現代的FPGA都整合了FIFO核，從而方便設計者使用。

5 同步寄存器應該分割成獨立的外部模組，如所示：