modelsim testbench測試DFF觸發器verilog

module tb_DFF<br />(<br />clk,<br />d,<br />q<br />);</p><p>inputclk;<br />input d;<br />outputq;</p><p>reg q;</p><p>always @ (posedge clk)<br />q <= d;</p><p>endmodule<br />

 

測試檔案：

 `timescale 1ns / 1ps</p><p>module ttbb_DFF;</p><p>// Inputs<br />reg clk;<br />reg d;</p><p>// Outputs<br />wire q;</p><p>// Instantiate the Unit Under Test (UUT)<br />tb_DFF uut (<br />.clk(clk),<br />.d(d),<br />.q(q)<br />);</p><p>initial begin<br />// Initialize Inputs<br />clk = 0;<br />d = 0;</p><p>// Wait 100 ns for global reset to finish<br />#100;<br />d = 1;</p><p>#100;<br />d = 0;</p><p>// Add stimulus here</p><p>end</p><p>always begin<br />#10clk = ~clk;<br />end</p><p>endmodule<br /> 

 

標黃色的為時鐘產生代碼， 50MHz 。

綠色的為初始化代碼和輸入激勵。

 

模擬圖如下：