關於 VHDL 的訊號和變數

前幾天做課設，要用 VHDL 這種怪異的硬體語言。我的經驗是：對於 VHDL 不能按照常規的程式設計語言的執行方式來理解。這篇日誌就算是我對已經會其他程式設計語言的人寫 VHDL 程式的一點經驗總結。

 

環境是 IspLever5 。

 

1. 理解訊號（signal）：在一個進程（process）的一次執行中，訊號的值只會改變一次（不管被賦了幾次值）。而且，對訊號的賦值不是立即生效，而是在進程結束後才生效。輸入（in）、輸出（out）和 buffer 連接埠預設都是訊號。

 

所以設計思路應該是這樣的：在進程的所有執行分支中，每個輸出訊號都應該賦值，不要假定訊號可以儲存之前的值（儘管手冊上是這麼寫的）。

 

可以這麼想象：在一個電路中，輸出連接埠總有電流通過，所以訊號總是需要賦值的。

 

2. 進程實際上類似於回呼函數，應該是可重新進入的（http://zh.wikipedia.org/zh-cn/可重新進入）。隨時應該想到硬體固有的並行性。

 

3. 如果需要在進程中修改一個訊號，而且後面馬上就要用的修改之後的值，那麼你應該使用變數（variable）：

count: process (x)<br /> variable cnt : integer := -1;<br />begin<br /> cnt:=cnt+1;<br />end process;

這裡的變數就跟我們的通常的程式設計語言裡的變數有著同樣的行為：指派陳述式會立即生效，前後順序執行（訊號賦值是前後順序執行的嗎？我對此持懷疑態度。。。）。

 

變數的可見域是一個進程，但生命週期是整個結構體（architecture）。按照手冊上說的，下次進程執行的時候，變數會具有之前的值，但我在實際運行程式的時候，這一點並不一定能保證。 

 

Links:
http://www.eefocus.com/iamfrankie/blog/07-11/76178_480a7.html
http://www.gmvhdl.com/variable.htm