Synopsys工具簡介

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DC Ultra——Design Compiler的最高版本

在Synopsys軟體中完整的綜合方案的核心是DC UltraTM，對所有設計而言它也是最好層級的綜合平台。DC Ultra添加了全面的資料通路和時序最佳化技術，並通過工業界的反覆證明。DC Ultra具有獨特的最佳化技術，能滿足今天設計的各種挑戰。DC Ultra提供快速的具有先進水平的資料通路最佳化技術，能建立快速關鍵路徑時序。另外，DC Ultra採用後布局和最佳化布線技術，易於較快達到時序收斂。DC Ultra已在工業界確立了領先地位，DC Ultra綜合引擎能提供DC Expert所有的功能，以及它的獨特的優點。

能與DC Ultra共同工作的軟體有路徑綜合、測試綜合和功耗最佳化、靜態時序和功耗分析，以及經驗證的、高效能Design Ware庫。這是經過驗證的技術獨特的整合，形成一個完整的綜合解決方案，能在最短的時間裡滿足使用者所有的設計挑戰。

● 對資料通路設計的面積和時序方面， 提交最好品質的設計結果

● 對時序要求很高的設計, 提供最好的電 路效能

● 與測試和功耗綜合緊密結合，以提供 最高的設計效率，並致力於實現所有 綜合的目標

● 對那些需要多次反覆設計流程才能達 到時序收斂的設計，通過提供和布局 布線環境的緊密銜接，有助於快速實 現設計的多時序收斂

● 來自於超過50個矽片和庫的供應商 可應用的大於500個綜合庫

DesignWare Library (DesignWare庫)

DesignWare Library包含了最常用的結構以外的IP，這對於設計開發ASIC和SOC來講是必要的。當超過2萬5仟名設計人員使用Design Ware庫的時候，您可以相信這裡所有開發的IP是具有最高品質的，且便於使用。當一個特許權交給設計人員時，就意味著他可以存取庫中的全部可綜合的和經過驗證的IP。

Design Ware庫包含了基本的可綜合的構建塊，這對於設計一個晶片是必需的。資料通路單元例如高度最佳化的加法器和乘法器，它們是DesignWare庫中首要的元件，而且Synopsys公司在電路設計的時序和面積等方面進行了大量的改進。去年以來Design Ware庫經過了擴充，現在該庫已包含了大量的功能塊，包括儲存空間、控制器、儲存空間BIST（內建自測試）解決方案、AMBA片上匯流排解決方案、DesignWare Star IP微處理器核等等，組成了完善的Design Ware驗證庫。

● 改善了設計的綜合品質

● 提供許多SOC設計必需的IP模組

● 片上匯流排（AMBA）

● 外圍

● 儲存空間控制器

● 構建塊

● 驗證IP

● 低的設計風險

DFT Compiler

一次性通過的測試綜合

DFT CompilerTM是Synopsys先進的測試綜合方案。DFT Compiler將DFT實現放在Synopsys綜合流程中，而不會妨礙原功能、時序、訊號完整或功耗的要求。DFT Compiler包括一次性通過的測試綜合，包括從RTL級和門級DFT設計規則檢查(DRC)，以及自動設計規則違反的監視能力。DFT Compiler也能提供完整的整合，包括從物理編譯(Physical Compiler)到物理最佳化實現。

DFT Compiler能使設計人員快速和精確地在設計周期的早期報告設計的可測性和任何測試故障的分析。在這方面，DFT Compiler能協助設計人員實現他們可測性設計的目標，而不需要昂貴的設計反覆。DFT設計規則檢查能使設計人員去建立友好測試的RTL級，然後它能易於綜合在一次性通過測試綜合的環境裡。在物理編譯(Physical Compiler)環境裡測試的整合使能預測時序的結果，並能達到物理最佳化掃描設計的目標。

● 在綜合流程中通過DFT實現縮短了 整個設計周期

● 在設計早期對RTL級可測性的計算 提高了設計效率

● 除去了後端設計不可預測的毛病

● 隨著對實現的時序、功耗和訊號完整 性結果的預測大大降低了設計的反覆和進度風險

VCS——先進的RTL及門級驗證平台

     VCS是整個RTL級驗證平台的基礎。VCS為驗證當前幾百萬門的設計提供了較高的效能和功能。VCS利用了SmartVerification技術，更 加有效對設計的功能進行驗證，提高了生產效率。VCS支援功能強大的測試向量產生，覆蓋率反饋，進階調試技巧和廣泛的ASIC供應商產品。在整個設計流 程中都可以使用VCS,無論是早期的設計研究還是功能模擬，抑或是最後設計完成

     VCS提高了驗證的抽象層級，將先進的SmartVerification技術融合於一個統一而開放的平台，令設計者充滿信心的完成設計驗證。VCS中采 用了非常先進的技術，包括：可以支援OpernVera Assertions(OVA)的代碼；可以支援OpenVera的測試向量(介面VeraLite)；可以嵌入C＋＋函數的DirectC；下一代的覆 蓋率驗證技術Ob served Cov er age和功能覆蓋率驗證工具。利用這些內建的功能強大的SmartVerification技術，使用者能夠提高驗證的效率。

     ● 利用SmartVerification技術可以提高驗證效率
     ● 提供最高的效能和功能，大大縮短了產品上市時間
     ● 支援基於斷言(Asserion)的驗證
     ● 採用內建的覆蓋率測量工具來衡量驗證的品質，全新的Observed Cover age和判定覆蓋率測量
     ● DirectC介面簡化了C/C++函數的 使用
     ● 已被超過30家ASIC廠商所支援
     ● 與超過22家第三方工具保持相容， 從而保證了靈活性
     ● 產品在絕大部分的UNIX和linux(也包括WindowsNT)平台都可以使用

LEDA——編程檢查器
     Synopsys 的LEDA是一種可程式化代碼設計規則檢查，它提供全晶片級混合語言（Verilog和VHDL）處理能力以加快複雜的SOC設計的開發。LEDA預裝的 檢查規則大大地增強了設計人員檢查HDL代碼的能力，包括可綜合性，可模擬性、可測試性和可重用性。利用所提供的設計規則，能進一步的提高 Synopsys工具，例如VCS、Design Compiler以及Formality的效能。LEDA的規則集有助於設計人員共用他們的設計經驗，對硬體設計預檢查，且將設計風險降到最低。
使用LEDA，可以對硬體設計的模擬和綜合進行預檢查，消除設計流程中的瓶頸，其中Verilog代碼設計規則可確保按內部或外部工具要求最佳化。LEDA提供的設計規則可提高Synopsys工具的效能。
     ● 支援Verilog/VHDL混合語言的設計
     ● 包含先進的硬體設計推測和層次化檢 查的能力，確保設計人員對硬體結構 (包括時鐘、寄存器、鎖存器)進行規 則檢查
     ● 包括預裝全面的設計規則檢查和規範集。
     ● 對Synopsys工具效能最佳化的HDL代 碼檢查，以確保與工具(如Design Compiler、VCS和Formality)的最 新特性的要求相容

 

參考文獻：

[1] Synopsys工具簡介. http://group.ednchina.com/GROUP_MES_14596_2674_39112.HTM

（轉）Synopsys工具簡介