A：我們先來說說集電極開路輸出的結構。集電極開路輸出的結構1所示，右邊的那個三極體集電極什麼都不接，所以叫做集電極開路（左邊的三極體為反相之用，使輸入為“0”時，輸出也為“0”）。對於圖1，當左端的輸入為“0”時，前面的三極體截止（即集電極C跟發射極E之間相當於斷開），所以5V電源通過1K電阻加到右邊的三極體上，右邊的三極體導通（即相當於一個開關閉合）；當左端的輸入為“1”時，前面的三極體導通，而後面的三極體截止（相當於開關斷開）。
我們將圖1簡化成圖2的樣子。圖2中的開關受軟體控制，“1”時斷開，“0”時閉合。很明顯可以看出，當開關閉合時，輸出直接接地，所以輸出電平為0。而當開關斷開時，則輸出端懸空了，即高阻態。這時電平狀態未知，如果後面一個電阻負載（即使很輕的負載）到地，那麼輸出端的電平就被這個負載拉到低電平了，所以這個電路是不能輸出高電平的。
再看圖三。圖三中那個1K的電阻即是上拉電阻。如果開關閉合，則有電流從1K電阻及開關上流過，但由於開關閉和時電阻為0（方便我們的討論，實際情況中開關電阻不為0，另外對於三極體還存在飽和壓降），所以在開關上的電壓為0，即輸出電平為0。如果開關斷開，則由於開關電阻為無窮大（同上，不考慮實際中的漏電流），所以流過的電流為0，因此在1K電阻上的壓降也為0，所以輸出端的電壓就是5V了，這樣就能輸出高電平了。但是這個輸出的內阻是比較大的（即1KΩ），如果接一個電阻為R的負載，通過分壓計算，就可以算得最後的輸出電壓為5*R/(R+1000)伏，即5/(1+1000/R)伏。所以，如果要達到一定的電壓的話，R就不能太小。如果R真的太小，而導致輸出電壓不夠的話，那我們只有通過減小那個1K的上拉電阻來增加驅動能力。但是，上拉電阻又不能取得太小，因為當開關閉合時，將產生電流，由於開關能流過的電流是有限的，因此限制了上拉電阻的取值，另外還需要考慮到，當輸出低電平時，負載可能還會給提供一部分電流從開關流過，因此要綜合這些電流考慮來選擇合適的上拉電阻。
如果我們將一個讀資料用的輸入端接在輸出端，這樣就是一個IO口了（51的IO口就是這樣的結構，其中P0口內部不帶上拉，而其它三個口帶內部上拉），當我們要使用輸入功能時，只要將輸出口設定為1即可，這樣就相當於那個開關斷開，而對於P0口來說，就是高阻態了。
對於漏極開路（OD）輸出，跟集電極開路輸出是十分類似的。將上面的三極體換成場效應管即可。這樣集電極就變成了漏極，OC就變成了OD，原理分析是一樣的。
另一種輸出結構是推挽輸出。推挽輸出的結構就是把上面的上拉電阻也換成一個開關，當要輸出高電平時，上面的開關通，下面的開關斷；而要輸出低電平時，則剛好相反。比起OC或者OD來說，這樣的推挽結構高、低電平驅動能力都很強。如果兩個輸出不同電平的輸出口接在一起的話，就會產生很大的電流，有可能將輸出口燒壞。而上面說的OC或OD輸出則不會有這樣的情況，因為上拉電阻提供的電流比較小。如果是推挽輸出的要設定為高阻態時，則兩個開關必須同時斷開（或者在輸出口上使用一個傳輸門），這樣可作為輸入狀態，AVR單片機的一些IO口就是這種結構。
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上拉電阻實際上是集電極輸出的負載電阻。不管是在開關應用和類比放大，此電阻的選則都不是拍腦袋的。工作線上性範圍就不多說了，在這裡是討論的是晶體管是開關應用，所以只談開關方式。找個TTL器件的資料單獨看末級就可以了，內部都有負載電阻根據不同驅動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。但晶片製造商很難滿足應用的需要不可能同種功能晶片做許多種，因此乾脆不做這個負載電阻，改由使用者自己自由選擇外接，所以就出現OC、OD輸出的晶片。由於數字應用時晶體管工作在飽和和截止區，對負載電阻要求不高，電阻值小到只要不小到損壞末級晶體管就可以，大到輸出上升時間滿足設計要求就可，隨便選一個都可以正常工作。但是一個電路設計是否優秀這些細節也是要考慮的。集電極輸出的開關電路不管是開還是關對地始終是通的，晶體管導通時電流從負載電阻經導通的晶體管到地，截止時電流從負載電阻經負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統設計中是要盡量避免的，如果電阻選擇大又會帶來訊號上升沿的延時，因為負載的輸入電容在上升沿是通過無源的上拉電阻充電，電阻越大上升時間越長，下降沿是通過有源晶體管放電，時間取決於器件本身。因此設計者在選擇上拉電阻值時，要根據系統實際情況在功耗和速度上兼顧。
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從IC(MOS工藝)的角度,分別就輸入/輸出引腳做一解釋:
1. 對晶片輸入管腳, 若在系統板上懸空(未與任何輸出腳或驅動相接)是比較危險的.因為此時很有可能輸入管腳內部電容電荷累積使之達到中間電平(比如1.5V), 而使得輸入緩衝器的PMOS管和NMOS管同時導通, 這樣一來就在電源和地之間形成直接通路, 產生較大的漏電流, 時間一長就可能損壞晶片. 並且因為處於中間電平會導致內部電路對其邏輯(0或1)判斷混亂. 接上上拉或下拉電阻後, 內部點容相應被充(放)電至高(低)電平, 內部緩衝器也只有NMOS(PMOS)管導通, 不會形成電源到地的直流通路. (至於防止靜電造成損壞, 因晶片管腳設計中一般會加保護電路, 反而無此必要).
2. 對於輸出管腳:
1)正常的輸出管腳(push-pull型), 一般沒有必要接上拉或下拉電阻.
2)OD或OC(漏極開路或集電極開路)型管腳,
這種類型的管腳需要外接上拉電阻實現線與功能(此時多個輸出可直接相連. 典型應用是: 系統板上多個晶片的INT(中斷訊號)輸出直接相連, 再接上一上拉電阻, 然後輸入MCU的INT引腳, 實現中斷警示功能).
其工作原理是:
在正常工作情況下, OD型管腳內部的NMOS管關閉, 對外部而言其處於高阻狀態, 外接上拉電阻使輸出位於高電平(無效中斷狀態); 當有中斷需求時, OD型管腳內部的NMOS管接通, 因其導通電阻遠遠小於上拉電阻, 使輸出位於低電平(有效中斷狀態). 針對MOS 電路上下拉電阻阻值以幾十至幾百K為宜.
(注: 此回答未涉及TTL工藝的晶片, 也未曾考慮高頻PCB設計時需考慮的阻抗匹配, 電磁幹擾等效應.) |
