其他

在Capture CIS中完成原理圖編輯修改後，匯出網表時，出現了以下錯誤： #192 ERROR(ORCAP-36004): Conflicting values of part name found on different sections of "U1".Conflicting values: EP4CE75F23C8N_FG484_1D0_12X12MM_(S1+S2+S3+S4)_EP4CE75F23C8N &

在轉換之前，需先下載軟體“Pads Translators V4”，見附件連結。（1）PCB的轉換：開啟PADS Layout Translator，如： 按照圖中步驟分別添加需轉換的PCB檔案，選擇存放目錄，直接轉換即可。轉換過程中可能出現一些警告，但都是一些小的問題，注意一下。 （2）原理圖的轉換：首先開啟schcvt，並選擇轉換類型和格式，如：  開啟原理圖轉換介面後如：按照步驟添加待轉換檔和存放目錄，轉換即可。 註：原理圖轉換時，有時候可能會在對話方塊下方出現“Invalid

前陣子，畫了幾塊PCB，需要在PCB中添加幾個通孔形式的焊盤，結果，順手按了命令"P"->"V"，當時正在PCB畫板模式，看到出來一個帶過孔形式的圓圈，就誤以為是焊盤了。題外話，Protel中畫PCB時，通也形式的PAD，與VIA表面上看起來極為類似，這點要注意。如果需要確認，其究竟是PAD還是VIA，需要看其屬性。接著講，結果是PCB打樣回來，我傻眼了。本來是想往通孔上焊接導線的，現在卻找不到露銅箔的地方，本想做焊盤的地方，被綠油覆蓋了。後來，看了一下PCB上其它的VIA，意識到我出錯了

很久以前就準備學習VC環境下，如何?串口通訊的。今天，胡搞瞎搞，終於邁出了第一步，成功通過串口發送資訊出去，算是個人一個小小的裡程牌吧。代碼如下：//===================================================================================== #include <windows.h>#include <windowsx.h>#include "main.h"#include

相信很多人在使用DXP和AD的時候，都遇到過Unknown Pin 和Failed to add class member 的問題，我也遇到了，經過實驗發現建立個PCB就可以解決這些問題，網上的常見做法也是這樣的。但是很多時候建立PCB就要放棄前面已經布局布線了一半的樣本，實在是費時又勞神。所以我在想既然是報錯，肯定有辦法解決，於是就研究了下發現了如下解決辦法。希望對大家能有協助。  出現這個提示是因為現在的PCB裡已經含有net的，只需要先刪除所有現在板子上的net，然後再匯入就不會出現這個提

以下內容，轉自互連網搜尋： 破記錄的鳩 | 2009-12-25 11:49:54運行gpedit.msc，單擊使用者配置下的系統管理範本，雙擊右面的控制台，再雙擊顯示，右鍵開啟螢幕保護裝置程式逾時屬性，設定為已啟用，時間改為1秒。快設定吧。 駐伊美軍2006  菜鳥小浪   發表於：2006-02-02

使用過Cadence也有一段時間了，現在對其原理圖工具的使用做一小結。1、多張Page頁面時，訊號的串連對於較複雜的設計，一般都會將整個設計細分成各個模組來設計，以便於閱讀和管理，這時就會用到多張Page頁面。在Capture CIS中，用於訊號串連的有三種：網路標號、Hierarchical Port、Off-Page Connector。它們的應用場合各不相同，網路標號通常用於當前Page中的訊號串連；Hierarchical Port用於層次設計時各層訊號的串連；而Off-Page

在某FPGA系統中，對電源系統進行調試，在同樣的測試條件下，發現其中有一塊板相對其它的板功耗總偏大，進而對其進行調試分析。在該系統中，輸入電壓為DC12V，輸出電壓有：5V、3.3V、2.5V和1.2V，綜合考慮電源紋波和轉換效率，在該系統中採用了DC-DC和LDO，基本框圖如下所示：該DC-DC為雙路輸出（5V和3.3V）。這裡，功率電感的大小選擇為10uH。以下是對各輸出電壓所進行的紋波測試，波形如下： 圖1  5V電壓紋波  圖2  3.3V電壓紋波  圖3  2.5V電壓紋波  圖4 

如今，在FPGA系統的設計中，系統的複雜度越來越高，對記憶體的要求也是越來越高。通常，綜合體積、容量等考慮，DDR2已成為FPGA系統的首選。這裡，就針對Cyclone IV系列FPGA的DDR2設計作一小結，對於其它系列的FPGA和DDR設計類似。根據Cyclone

1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中時鐘敏感訊號(如:資料,允許端,清零,同步加 載等)在時鐘的邊緣同時變化.而時鐘敏感訊號是不能在時鐘邊沿變化的.其後 果為導致結果不正確. 措施:編輯vector source file 2.Verilog HDL assignment warning at : truncated with

之前調試一塊FPGA板卡，上電後總是無法正常工作。  現象：nSTATUS指示燈不停的閃爍，測試用的LED（FPGA的GPIO）無法點亮，即FPGA沒有進入正常工作狀態。調試過程：1、FPGA在上電後，會立刻將nSTATUS配置狀態管腳置成低電平，並在上電複位（POR）完成之後釋放它，將它置為高電平。作為配置狀態輸出管腳，在配置過程中如果有任何一個錯誤發生了，則nSTATUS腳會被置低。nSTATUS不停的閃爍（低電平點亮），說明FPGA沒有配置成功。2、為進一步確定原因，測量FPGA的CONF

在硬體調試過程中，總是會碰到各種各樣詭異的問題。為了提高硬體調試的效率，少走彎路，本人就這幾天在硬體調試過程中的感悟作一下小結吧。歡迎大家批判指正。  1、在測試過程中，發現某晶片的輸入正常、輸出無。常規思路：馬上想到可能是晶片功能損壞，導致了有輸入、無輸出；容易忽略的一種情況：後端負載的問題，如負載對地或對電源短路等，從而導致晶片的輸出一直被拉低或拉高而表現為無輸出。該情況不一定就是晶片的問題，還可能是後端負載的問題，如負載對地或對電源短路等。可以測試一下相應訊號管腳的對地和對電源阻抗，看是否

利用ModelSim進行時序模擬（門級模擬），可以比較真實地反映出器件的延時情況，不過它也需要相關器件atom庫的支援。下面就用分頻器執行個體簡要說明一下：1、在QuartusII中建立一個div工程。注意EDA Simulator的設定，可以建立工程時設定也可以後續再設定，Tool name選擇ModelSim，Format for output netlist選擇Verilog（會產生.vo的Verilog輸出檔案，若選擇VHDL則會產生.vho的VHDL輸出檔案），其它的可以預設就行。2、

在進行產品的硬體設計過程中，EMI問題應該在設計之初就加以考慮，以降低後續整改所要花費的財力和人力等。本文就以時鐘訊號為例，對其進行EMI設計，降低輻射幹擾。 （1）原理圖設計1、時鐘晶片的電源與其它電源用磁珠隔開，磁珠後加去耦電容，去耦電容由22uF的鉭電容和0.1uF、0.01uF、0.001uF的瓷片電容組成，這些電容可分別針對不同頻率的雜訊進行濾波。通常，22uF適用於10MHz以下的雜訊，0.1uF適用於5MHz~66MHz，0.01uF適用於40MHz~80MHz，0.001uF則適

之前做一個IP核，添加的時候出現了一個奇怪的錯誤，在這裡對解決方案作一下簡要說明，以免類似的錯誤再次發生。這個IP核內部有中斷訊號產生，那麼就要對這個irq訊號作合適的處理。由於這個irq訊號是要向Nios CPU中傳送的，所以在自訂IP的產生過程中，需要將Interface類型設定為interrupt_sender，Signal

     CCD最早是由BELL實驗室發明的，到今年已經有33年的曆史了。雖說半導體工藝取得了長足的進步，但是CCD還僅僅由少數幾家廠商可以生產，它們分別是Sony；Philps；Kodak；Matsushita；Fuji和Sharp，日本廠商佔了絕大多數。其中除了Fuji的Super CCD採用了菱形（蜂巢狀）的相片順序（這裡指的是每個感光二極體的相片順序），其它的CCD都採用了矩形的相片順序。雖然相片順序不一樣，但是它們的工作原理都是基於以下四種基本的CCD類型Linear,

通常，在系統硬體調試過程中，碰到電容短路的情況比較少見（一旦碰到將是比較棘手的），而出現晶片短路或阻抗過低的情況則較為常見。 下面就結合本人前端時間碰到的一個調試案例進行說明。遇到一個板卡，上面有一路電源（LT1761，將16V轉為15V），該路電源出現異常，輸出電壓明顯過低基本無輸出。剛開始，以為是該電源晶片損壞（因為之前遇到過一些這樣的情況），所以這次也就習慣性的按照常規思路，所謂的經驗，直接對該電源晶片進行了更換；但此次更換後問題依舊，納悶了，懷疑應該不是該晶片本身的問題了，而且輸入電壓也

在進行高速電路設計時，經常會遇到差分對的走線設計，這主要源於差分走線的如下優勢：1、抗幹擾能力強，接收端只關心兩訊號差值，外界的共模雜訊可完全抵消（對內幹擾）。2、有效抑制EMI，由於兩訊號線極性相反，通過耦合，對外界的輻射幹擾可相互抵消（對外幹擾）。3、時序定位準確，等等。當然，很多人對差分走線也存在不少誤區，常見的如下：1、認為差分訊號不需要地平面作為迴流路徑，或者認為差分走線彼此為對方提供迴流路徑。2、認為保持等距比匹配線長更重要。3、認為差分走線一定要靠得很近。下面就談一下個人在這方面的

最近在維護一些FPGA板卡（EP4CE30F23C8N），發現有十幾塊FPGA板的3.3V和1.2V都出現了對地短路，拆下外圍一些3.3V供電的晶片後，仍然短路，沒辦法最後直接一狠心把FPGA晶片給拆了，結果短路現象竟然都消失了，原來是FPGA的3.3V和1.2V擊穿短路了；進一步尋找原因，確定究竟是FPGA的哪個Bank的電源出現了短路，連續測量了好幾個FPGA晶片，發現都是Bank5的問題；繼續深究，為什麼偏偏就是Bank5出問題了呢，其中定有內因，猜想應該是該Bank的某些訊號出現了異常導

當今，對於電子工程師來說，接觸的大大小小的項目越來越多，團隊越來越大，項目的分工也越來越細越明確，對於這樣的情形，工程師們應該如何有效提升自己的系統設計能力呢？尤其是對於那些不太安分的工程師來說。這裡就閑談一下個人的感悟，如何更有效提升自己的系統觀念。打一個不恰當的比喻：在進行項目實現時，我們每一個工程師就猶如一個磚瓦工在進行砌牆。整個項目就像是在實現一間屋子（或者更大的：一棟大樓，一個小區。。。），有的人負責砌正面牆，有的人負責天花板，有的人負責地面，還有的人負責左右兩邊的牆面，等等。假如是在