其他

文章目錄 1 寄存器2 寄存器檔案3 FPGA晶片的儲存模組 對讀者的假設已經掌握： 可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南內容1 寄存器寄存器是一組D觸發器的集合，由同一時鐘和複位訊號控制。和D-FF一樣，寄存器有可選擇的非同步複位訊號和同步使能訊號。代碼也和D-FF一樣，但是需要申明數組資料類型的輸入和輸出訊號。代碼1

文章目錄 接線映射74HC595之內部框圖74HC595之時序圖驅動思路測試原始碼SignalTap硬體模擬 接線映射To, LocationCLOCK_50, PIN_23nRST, PIN_4//SER, PIN_48nG, PIN_47RCK, PIN_46SCK, PIN_45nCLR, PIN_44//Q[0],

文章目錄 1 D觸發器 2 T觸發器3 門控D鎖存器 對讀者的假設已經掌握：可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南 內容1 D觸發器這裡從D觸發器來開始時序邏輯的學習。數字電路的課上會設計很多的觸發器，此處僅以簡單的D觸發器和T觸發器為例。關於其真值表，請自行尋找數字電路參考書學習。1.1

一些表格表1 Nios II處理器系統的最大時鐘頻率(tMAX)(MHz)  表2 Nios II處理器系統的MIPS（每秒鐘一百萬個指令）    表3 在不同裝置家族上的Nios II處理器系統的MIPS/MHz比  表4 Nios II處理器核和外設的邏輯元件使用率——Stratix IV、Stratix III、Stratix II和Stratix裝置   表5 Nios II處理器核和外設的邏輯元件使用率——HardCopy II、HardCopy

文章目錄 原理圖時序圖筆記原始碼參考資料 原理圖 時序圖 筆記 原始碼頂層檔案module tlc_549_test( input CLOCK_50, // 板載50MHz時鐘 input RST_N, // output ADC549_CLK, output ADC549_CS_N, input ADC549_DATA, // output [7:0] SEG7_SEG, // 七段數位管 段腳

文章目錄 1 概述2 範例 對讀者的假設已經掌握：可程式化邏輯基礎Verilog HDL基礎使用Verilog設計的Quartus II入門指南使用Verilog設計的ModelSIm入門指南內容1

硬體：MAX II EPM240T100C5軟體：Quartus II 10.0step_motor.vmodule step_motor//#(parameter RPM50 = 40, RPM300 = 6)#(parameter RPM50 = 1000, RPM300 = 3)( // global clock and asyn reset input CLOCK_50, input RST_N, // step motor interface

文章目錄 0 一點說明1 usleep()有多准2 想要延時1us怎麼辦？4 小結 平台硬體：nios/f 100MHz 軟體：  內容0 一點說明本文僅討論所述平台的一點心得，若其他等級的nios或最佳化，請自行研究。 1 usleep()有多准參考[筆記].怎樣使用Nios II中的timestamp_timer？.[Nios II][SOPC Builder]，我們做以下實驗：代碼1 本文所用測試代碼模板#include

文章目錄 1 概述2 Verilog-1995中的有符號數3 Verilog-2001中的有符號數 對讀者的假設已經掌握：可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南 內容1

文章目錄 基於迴圈隊列的實現 對讀者的假設已經掌握：可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南

Abstract有時我們與其他人一起合作，又想保護自己的RTL code，但又希望別人可以作synthesis、simulation與implementation，此時我們希望只給對方synthesis後的netfile file，而不要給對方RTL code，我們該怎麼做呢?Introduction使用環境：Xilinx ISE 12.3將自己的RTL合成出netlist file假設以下是我們想合成的RTL codecounter.v / Verilog 1 /* 2 (C)

 SCH 圖1 4x4矩陣鍵盤的SCH（箭頭表示輸入輸出方向）1所示，將ROW[3:0]設為輸入，COL[3:0]設為輸出。如果沒有任何鍵被按下，則ROW[3:0]一直被上拉為高電平。只有當有鍵被按下，且COL[3:0]中有低電平輸出，ROW[3:0]中才有可能有低電平輸入，也可說是被動地輸入。 流程圖 圖2 流程圖 HDLmodule matrixKeyboard_drive( input i_clk, input i_rst_n,

文章目錄 1 free-running二進位計數器2 Universal二進位計數器3 模-m計數器4 時序電路的testbench 對讀者的假設已經掌握：可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南 內容1 free-running二進位計數器自由運行二進位計數器就是按照二進位形式不斷迴圈計數。例如，4位的二進位計數器的從0000數到1

Abstract很多EDA

文章目錄 1 常量2 參數3 在Verilog-1995中使用參數 對讀者的假設已經掌握：可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南 內容1 常量HDL代碼經常在運算式和數組的邊界使用常量。這些值在模組內是固定的，不可修改。一個很好的設計慣例是用符號常量取代這些hard

文章目錄 版本1版本2 我以前在艾米電子寫的驅動。貼在部落格之目的：一、時常記記，以防忘記；二、分享給大家。也許是工作比較忙之緣故吧，新近的博文囉嗦的話語少了許多，直接貼上代碼，大家有什麼不明白的，留言即可。版本1 頂層例化檔案module seg7x8( input CLOCK_50, // 板載50MHz時鐘 input Q_KEY, /

文章目錄 free-running移位寄存器Universa shift register 對讀者的假設已經掌握： 可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南內容free-running移位寄存器自由運行移位寄存器，即在每一個刻度內，寄存器的內容會被左移或右移一位。該寄存器沒有其他的控制訊號。代碼1

文章目錄 原理圖時序圖思路 原理圖 時序圖 思路 原始碼頂層模組module tlc5620_test( input CLOCK_50, // 板載50MHz時鐘 input RST_N, // output ADC549_CLK, output ADC549_CS_N, input ADC549_DATA, // output DAC5620_CLK, output DAC5

文章目錄 1 從計數器到分頻器2 偶數分頻器3 奇數分頻器 對讀者的假設已經掌握：可程式化邏輯基礎 Verilog HDL基礎 使用Verilog設計的Quartus II入門指南 使用Verilog設計的ModelSIm入門指南 內容1

JDK內建工具使用jdb使用 原文：http://blog.csdn.net/fenglibing/article/details/6411999JDK內建工具使用一、javah命令(C Header and Stub File Generator)二、jps命令(Java Virtual Machine Process Status Tool)三、jstack命令(Java Stack Trace)四、jstat命令(Java Virtual Machine Statistics Monito