其他

聲明：本文為原創作品，著作權歸akuei2及黑金動力社區（http://www.heijin.org）共同所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/3.1 實驗七：數位管電路驅動學習過單片機的朋友，多多少少都對數位管有些認識吧？關於這些基礎知識，我就不再重複了，因為網上已經有一大堆這樣的資料。我曾經學過不同驅動方法，但是從黑金開發板的電路來看，我覺得設計者真的很GOOD

【連載】【FPGA黑金開發板】Verilog HDL那些事兒--我眼中的FPGA 和Verilog HDL（一）【連載】【FPGA黑金開發板】Verilog HDL那些事兒--低級建模的基礎（二）【連載】【FPGA黑金開發板】Verilog HDL那些事兒--傾向並行操作（三）【連載】【FPGA黑金開發板】Verilog HDL那些事兒--不是“編程”是“建模”（四）【連載】【FPGA黑金開發板】Verilog

1 PS/2介面和協議1.1 介面的物理特性        PS/2介面用於許多現代的滑鼠和鍵盤,由IBM最初開發和使用｡物理上的PS/2介面有兩種類型的連接器:5腳的DIN和6腳的mini-DIN｡圖1就是兩種連接器的引腳定義｡使用中,主機提供+5V電源給滑鼠,滑鼠的地串連到主機電源地上｡ 1.2 介面協議原理       

康乃爾大學DE2曆年codehttp://people.ece.cornell.edu/land/courses/ece5760/FinalProjects/裡面有很多完整的工程供學習和下載全球使用者執行個體http://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=&No=330&PartNo=2其他大牛的部落格http://blog.ednchina.com/riple/473

Cliff Cummings大師的公開論文，他本身是Verilog standard制定成員之一，這裡有他所有發表的paperhttp://www.sunburst-design.com/papers/學習Verilog的利器，世界頂級的Verilog培訓資料ilinx 2010電子設計競賽培訓(第一部分)  http://www.61eda.com/Soft/Xilinx/Document/201009/5327.htmlXilinx 2010電子設計競賽培訓(第二部分) 

（轉）UCGUI的動態記憶體分配的原理深入分析記憶體, UCGUI, 原理, 動態 ………………………………………………………………………………………………………………瞭解UCGUI的朋友，一定知道UCGUI中的視窗體系，視窗一般都是由程式動態建立的，那麼這當中當然要用到動態記憶體申請，現在我們就來就這個話題進行深入分析，瞭解UCGUI中的動態記憶體分配，是瞭解其視窗體系統的基礎，這一點非常的重要。 先說明一下本文中用到的一些關鍵下詞：

Linux要不要玩呢？是玩Linux呢還是玩Linux呢？Hold不住啊~~~~(>_<)~~~~ Ubuntu據說成為了Linux的老大，那就她吧，先爽一下O(∩_∩)O首先下載Utubtu iso鏡像!最簡單的辦法是用wubi來線上下載，然後再Windows下安裝Ubuntu，但是網路和速度，甚至bug，真的很頭疼~~~~(>_<)~~~~ 人人論壇上也有人嚴重糾結過：http://club.renren.com/index.php?uri=/show_131_522

AbstractAltera University Program IP Core曾經是很多人的最愛，不過在Quartus II 7.x之後出現了相容性的問題，導致很多人一直停留在Quartus II 6.1不願意更新，就是為了Altera University Program IP Core，曾經聽說Altera不會在維護更新了，但最近Altera又公布了Altera University Program IP Core最新版本，重點是：『for Quartus II 8.0 / 8.1』!!

Abstract開發mater ip時，我們可以自行定義data bus的寬度，也可以透過byteenable定義哪些byte有效，但這兩個方式意義是否相同呢?Introduction首先來談談為什麼會有這個需求?因為Nios II CPU是32 bit，所以若一切ip也是32 bit，那天下太平，一切的一切，只因為在DE2/DE2-70的SDRAM的data bus是16 bit，雖然Avalon bus提供Dynamic Bus Sizing機制，儘管master與slave的data

聲明：本文為原創作品，著作權歸akuei2及黑金動力社區共同所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/ 2.3 Verilog HDL 不是“編程”是“建模”在初次接觸Verilog HDL 語言的時候，網上很多朋友都說它和C語言很相似？但是對於這個問題，我真的頭疼很久！如果說Verilog HDL 與

聲明：本文為原創作品，著作權歸黑金動力社區（http://www.heijin.org）所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/http://www.heijin.orghttp://www.oshcn.com第二章      顏色模型一   簡介

　　連續時間訊號經採樣、截斷後的序列為Xn(n)，其頻譜函數XN(ejw)，並不隨序列末端補零而改變，訊號的頻率解析度為Fs/N.序列末端補零隻能提高訊號頻譜顯示的解析度。換句話說，如果連續時間訊號在離散化或時域加窗截斷過程中，由於頻譜泄漏或混疊等原因已造成訊號頻譜中資訊的失真，則無論怎麼補零做DFT，都無法再恢複已損失的資訊。　　提高訊號的頻率解析度只有提高訊號的採樣頻率或增加序列的截斷長度N(訊號的期間加長)。1）資料後面補零-------不能提高訊號的頻率解析度　　序列末端補零後，儘管訊號

首先，考慮一個問題，在Verilog中assign answer = i_a+i_b-i_c;assign answer_signed = $signed(i_a)+$signed(i_b)-$signed(i_c);assign answer_unsigned = $unsigned(i_a)+$unsigned(i_b)-$unsigned(i_c);這幾種形式有什麼區別？實驗如下，建立源檔案和測試檔案`timescale 1ns/1nsmodule signed_test(i_a,i_b,

module LFSR ( input clk, input rst_n, output out);reg [9:0] q=10'b1010101010;wire tap = q[2]^q[9];assign out = q[9];always @ (posedge clk,negedge rst_n)if(!rst_n) q <= 10'b1010101010;else q <= {q[8:0],tap};endmodule將LFSR賦初始值10101

t=0:0.0001:0.1; %時間間隔為0.0001，說明採樣頻率為10000Hzx=square(2*pi*1000*t); %產生基頻為1000Hz的方波訊號n=randn(size(t)); %白色雜訊f=x; %在訊號中加入白色雜訊figure(1); subplot(2,1,1);plot(t,f);

　　這段時間去面試了幾家公司，發現比較大的公司相對於重視基礎問題。這裡邊又有幾個問題特別的突出。他們是：同步時鐘設計、亞穩態、非同步FIFO。可以說，這些個問題要是弄清楚了，就至少滿足了技術方面1/3的要求，另外的2/3是什麼，我就說不清楚了。又有人發了競爭冒險毛刺的問題，不過，對於採用同步設計方法的系統，這些問題一般不會遇到。下面就談談我對這些問題的看法，要是你覺得看這些東西覺得類似一堆狗屎，那麼恭喜你，你面試成功的機會增加了1/3；要是你你覺得阿，什麼樣的牛人拉了一堆牛屎，那麼不好意思，還是

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（轉）通過檔案讀寫方式實現Matlab和Modelsim的聯合模擬引文來源  通過檔案讀寫方式實現Matlab和Modelsim的聯合模擬 -- 軒文's Blog          

YCbCr轉RGB的公式如下：R=1.164(Y-16)+1.596(Cr-128);G=1.164(Y-16)-0.391(Cb-128)-0.813(Cr-128);B=1.164(Y-16)+2.018(Cb-128);其中的係數可以表示成1.164=1+1/2^3+1/2^5+1/2^7;1.596=1+1/2+1/2^4+1/2^5;0.391=1/2^2+1/2^3+1/2^6;0.813=1/2+1/2^2+1/2^4;2.018=2+1/2^6;故而，上述公式可以轉化成沒有乘法的

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