基於FPGA具有容錯能理的非同步串口程式設計

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首先，問題源於一個項目。本來是一個很簡單的多個串口收發FIFO存取資料的小程式，通過電腦驗證也可用，而下位機板子之間通訊就出現了丟數問題。

經過分析原因如下：

　　我的串口收模組是基於特權同學的開發板程式修改而來的，也就是訊號線一旦拉低，就認為資料開始傳輸，便悶頭數數，那麼數滿10個bit（1起始位+8位元據+1停止位），就算接完一個位元組，回頭接著活動訊號線是否被拉低。當發數端發出了錯碼的情況下，這套程式是不能檢測出來的。要想能識別錯碼，就必須起始位與停止位都檢測，才能確定該位元組是否完整。

　　經過一個周末的編寫，新模組出爐了。模組入口有rs232_rx訊號，出口有rx_data[7:0]以及一個FLAG訊號線，FLAG是一個位元組接滿結束的標誌。

     新模組主要思想就是在原有模組的基礎上，加入判斷幀尾的步驟。辦法是：

　　1、準備做處10路冗餘，每一路都檢測rs232_rx的下降沿。（實際應該用不到那麼多）10路冗餘是有優先順序的，當第一次檢測到下降沿之後，第一路啟動計數，開始10位bit的資料擷取。當第一路計數啟動之後，再遇到下降沿便啟動第二路計數，以此類推。也就是說，在接收模組第一次啟動計數之後，每遇到一次下降沿，就啟動一路計數。

　　2、當第一路數到第10個bit，也就是停止位的時候，如果採集到了1，那麼也就證明採集的是停止位，則將之後的所有冗餘計數一併停下。如果第一路的停止位沒有採集到1，則證明傳輸出錯，第一路沒有接到完整的一幀資料，則不輸出資料，等待第二路的停止位採集結果。以此類推，知道某一路資料的停止位為1，則將剩下的冗餘路置位，輸出資料。

     3、這10路冗餘只是為一幀資料服務，也就是1個位元組，確保單個位元組能夠採集正確。

 

     經過以上修改，程式可以正確的採集資料了。但是以上修改還不算完美，原因是，接收bit的採集是在傳輸速率的中心位置採集，假如某幀率  1bit  的時間長度為 100ms ，那麼我在第50ms的時候採集一次資料，記錄。這麼做不能保證資料是正確的，有可能在採集之前出的錯，或者剛剛採集完之後又出的錯。如果是這種情況，並且在本該出現在停止位的位置有了一個高的資料，那麼就誤認為該幀資料沒錯。

　　所以最穩妥的做法是每個bit的資料擷取三次，大概在    1/6    3/6    5/6  ，這三個位置採集，如果都相同，才判斷本bit採集正確。這樣會極大的提高資料擷取的準確率。

 

     經過更改後模組還有一個優點，就是每次接收一個完整的位元組之後，就會有一個高訊號產生（FLAG），對於即時性要求較強的任務，有所協助。每接到一個資料都可以馬上進行判斷和操作，不必開闢一個較大的緩衝類寄存器。

基於FPGA具有容錯能理的非同步串口程式設計