其他

全文地址：http://www.cnblogs.com/oomusou/archive/2008/12/21/pipeline_bridge.htmlAbstract在DE2-70，隨便一個Nios II系統在Quartus II編譯後，幾乎都會遇到1個critical warning：『Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report

Abstract:介紹了一些OVL斷言的語句Introduction:此文為讀 《Verilog Digital System Design-Register

全文地址：http://www.cnblogs.com/oomusou/archive/2008/11/20/sopc_byteenable.html Abstract開發mater ip時，我們可以自行定義data bus的寬度，也可以透過byteenable定義哪些byte有效，但這兩個方式意義是否相同呢?Introduction首先來談談為什麼會有這個需求?因為Nios II CPU是32 bit，所以若一切ip也是32

介紹：按下KEY鍵，使時間停止，再按使其繼續。實現：一個脈衝來（KEY不按的時候為1，按下去為0），產生一個0，1變化的訊號 Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module hold(press,level); 2 input press; 3 output level; 4  5 reg  level; 6  7 always 

低壓差分傳送技術是基於低壓差分訊號(Low Volt-agc Differential signaling)的傳送技術，從一個電路板系統內的高速訊號傳送到不同電路系統之間的快速資料傳送都可以應用低壓差分傳送技術來實現，其應用正變得越來越重要。低壓差分訊號相對於單端的傳送具有較高的雜訊抑制功能，其較低的電壓擺幅允許差分對線具有較高的資料轉送速率，消耗較小的功率以及產生更低的電磁輻射。LVDS：Low Voltage Differential Signaling，低電壓差分訊號。

全文地址：http://blog.csdn.net/henhen2002/archive/2010/03/09/5360162.aspx  NiosII處理器的啟動可採用兩種方式： 自動初始化和使用者自訂初始化，nios中alt_main 和main的區別也在這裡。如果NiosII處理器自動初始化，ANSI

原文連結：http://blog.ednchina.com/riple/41367/message.aspx  一、出問題的非同步介面介紹 riple     是主機（PC機）以MDMA的方式訪問IDE硬碟裝置的時序圖，這裡採用FPGA設計的是裝置端的介面。 riple     DIOR-/DIOW-訊號由主機驅動，“讀/寫”資料在“DIOR-/DIOW-”訊號的上升沿被“主機/FPGA”採樣。注意，DIOR-/DIOW-訊號是用負邏輯表示的，圖中下降沿對應物理訊號的上升沿。 riple    

1、狀態機器的問題，盡量不要寫出太大的狀態機器，寧願用一些小型的狀態機器來相互關聯。 2、推薦大家使用timequest來做時序約束，好處是，它可能對你的時序約束和你的設計對照做分析，在做時序分析之前，先對你的約束做分析，然後告訴你，你有多少該做的事情而沒有做的（為被約束的路徑）還有多少你要求做的，而沒有被做的（被忽略的時序要求）。 3、對時鐘的約束，要重點關注兩個現象。首先是盡量少的在時鐘路徑上引入邏輯，否則可能造成了時鐘和時鐘之間的skew。另外就是一種上下沿都需要用來採集資料的時鐘。對於時

Altera的設計範例：http://www.altera.com.cn/support/examples/exm-index.htmlAltera的參考設計：http://www.altera.com.cn/support/refdesigns/ref-index.jspAltera的白皮書：http://www.altera.com.cn/literature/lit-wp.jspAltera的應用手冊：http://www.altera.com.cn/literature/lit-an.j

<前端>精通verilog(包括2001)的編程，模擬，測試充分掌握邏輯綜合和時序分析理解前端經常使用的各種庫的格式和內容，比如.v, .lib瞭解某個應用領域的知識學會使用FPGA測試代碼具備DFT的基本概念<後端>熟悉後端流程，(IO plan, floorplan, power flan, place, CTS, route)熟練掌握一種後端工具的使用學會如何使用工具分析功耗及其對設計的影響，(static/dynamic IR-drop,

轉載地址：http://article.ednchina.com/Other/20090206080207.htm 　EDN部落格精華文章  作者：ilove314 　　題記：時序分析摸索了很久，看了很多資料，也反反覆複的對比總結，然後思考。現在總算有點大徹大悟的感覺了，但是還不夠有些東西理解的可能還不是那麼深入透徹，也喜歡把自己的思考過的東西拿出來和大家分享，更是希望大家能提出一些看法，在不斷的討論總結中才會有進步。　　Quartus II TImeQuest Timing

一.十一種通用濾波演算法(轉)1、限幅濾波法（又稱程式判斷濾波法）A、方法：   根據經驗判斷，確定兩次採樣允許的最大偏差值（設為A）   每次檢測到新值時判斷：   如果本次值與上次值之差<=A,則本次值有效   如果本次值與上次值之差>A,則本次值無效,放棄本次值,用上次值代替本次值B、優點：   能有效克服因偶然因素引起的脈衝幹擾C、缺點   無法抑制那種周期性的幹擾   平滑度差2、中位值濾波法A、方法：   連續採樣N次（N取奇數）   把N次採樣值按大小排列  

轉載地址：http://article.ednchina.com/Other/20090206075509.htm 　EDN部落格精華文章  作者：codeman 　　在edn上看到很多仁兄的文章 大受啟發 也寫寫自己的理解 一同討論　　set_input_delay/ set_output_delay　　在與時鐘選項定義的時鐘相關的輸入port上定義data arrival TIme，可將輸入延時定義與上升沿或下降沿相關。　　如果輸入延時與簡單的產生時鐘相關，到產生時鐘的clock

OC門，又稱集電極開路（漏極開路）與非門門電路，Open Collector（Open

地址連結：http://hi.baidu.com/pioneer0059/blog/item/69a308db1f06212610df9b31.html  各廠商綜合工具，對HDL綜合時都定義了一些綜合屬性這些屬性可指定a declaration,a module item,a statement, or a port connection 不同的綜合方式。文法為：/* synthesis, <any_company_specific_attribute =

原文連結：http://computer00.21ic.org/user1/2198/archives/2006/11033.html     

原文連結：http://computer00.21ic.org/user1/2198/archives/2006/11027.html 因為大電容由於容量大，所以體積一般也比較大，且通常使用多層卷繞的方式製作（動手拆過鋁電解電容應該會很有體會，沒拆過的也可以拿幾種不同的電容拆來看看，不過要注意安全，別弄傷手），這就導致了大電容的分布電感比較大（也叫等效串聯電感，英文簡稱ESL）。大家知道，電感對高頻訊號的阻抗是很大的，所以，大電容的高頻效能不好。而一些小容量電容則剛剛相反，由於容量小，因此體積可

原文連結：http://www.cnblogs.com/oomusou/archive/2010/08/04/timing_slack.html  Abstract在分析timing時，在timing report中常會出現setup time slack與hold time slack，本文深入探討slack的意義。Introductionslack英文本身的意思是鬆弛，若setup time/hold time slack為正值，表示目前滿足setup time/hold

轉載地址：http://www.cnblogs.com/Jerome_Lee/archive/2009/11/19/1606358.html  1、狀態機器的問題，盡量不要寫出太大的狀態機器，寧願用一些小型的狀態機器來相互關聯。 2、推薦大家使用timequest來做時序約束，好處是，它可能對你的時序約束和你的設計對照做分析，在做時序分析之前，先對你的約束做分析，然後告訴你，你有多少該做的事情而沒有做的（為被約束的路徑）還有多少你要求做的，而沒有被做的（被忽略的時序要求）。 3、對時鐘的約束，要

轉載地址：http://www.cnblogs.com/Jerome_Lee/archive/2010/04/19/1715457.html  低壓差分傳送技術是基於低壓差分訊號(Low Volt-agc Differential