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聲明：本文為原創作品，著作權歸本博文作者所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/ 簡介       這一節，我們來講一講有關IIC匯流排的實驗，在硬體中，我們實用了24LC04，一個512位元組的EEPROM。在NIOS

文章目錄 4.3 命令式的仿順序操作總結： 聲明：本文為原創作品，著作權歸akuei2及黑金動力社區（http://www.heijin.org）共同所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/ 4.3 命令式的仿順序操作什麼是 Verilog HDL 式的仿順序操作！？在明白這東西之前，我們先看幾個例子：假設我要建立 可以產生 SSS，S0S，0S0，000

Cliff Cummings大師的公開論文，他本身是Verilog standard制定成員之一，這裡有他所有發表的paperhttp://www.sunburst-design.com/papers/學習Verilog的利器，世界頂級的Verilog培訓資料ilinx 2010電子設計競賽培訓(第一部分)  http://www.61eda.com/Soft/Xilinx/Document/201009/5327.htmlXilinx 2010電子設計競賽培訓(第二部分) 

文章目錄 Verilog HDL Coding Style Proposal Verilog HDL Coding Style Proposal一、寫在前面的話話說Bingo觸摸FPGA也有幾年了，一開始學的VHDL，後來跟上了時代的潮流，又自學了Verilog，一直保持到了今天，似乎早已淡忘了VHDL的身影。一開始的模仿，接下來不懂就查，直到最後掌握基本的代碼規範，到此刻為止，從來沒有看過altera官方的Verilog Coding

Abstract由於不少視訊設備採用的是YCbCr信號(如DVD、DV)，但VGA使用的RGB信號，若要將input結果經過影像處理後，output在VGA，就必須將YCbCr信號轉成RGB才可處理。Introduction最近正在研究DE2-70

      按照蕭大的一篇文章“ 如何自己用SOPC Builder建立一個能在DE2上跑μC/OS-II的Nios II系統?”跑一遍流程。ERROR1:在quartus編譯時間出現以下錯誤定位找到代碼中的位置發現原來是component的名字沒有改成和.v檔案中的一樣，改之即解決。ERROR2:下面這個錯誤我也出現了，因為是掛的伺服器的license，有段時間不能用，掛上license再編譯即解決。為圖方便，直接將別人的相同問題轉過來--引用-------------------------

轉載地址：http://hi.baidu.com/gmy2171/blog/item/2e3c2f890ffc4dbf0e2444cf.html Tsu/Tco 在Quartus II 的報告中有兩種不同含義.片內的Tsu/Tco 是指前級觸發器的Tco 和後級觸發器的Tsu, 一般來說都是幾百ps 層級的. 可以通過“List Paths”命令查看。這裡的Tsu/Tco 主要由器件工藝決定, 工作時在受到溫度,電壓的影響略有變化.（如所示）管腳上的Tsu/Tco 它是保證系統Famx

全文地址：http://justmei.blog.163.com/blog/static/1160998532010321112522467/  什麼是CDC類 （Communication Device Class）　　USB的CDC類是USB通訊裝置類 （Communication Device Class）的簡稱。CDC類是USB組織定義的一類專門給各種通訊裝置（電信通訊裝置和中速網路通訊裝置）使用的USB子類。根據CDC類所針對通訊設

與REV5.0相比，修改地方如下： 1. 為了與黑金開發板完全符合，將硬體開發部分中並行flash的操作改為了EPCS控制器的操作； 2. 加入了LCD（一），LCD(二)兩章文檔中還有些地方還有不足之處，比如修改為EPCS操作以後，後面的章節有些圖片沒有修改，但不影響大家的學習使用，望大家注意REV6.0版本的目錄如下：第一章        功能簡介        5 一、        前言        7 二、        圖片        7

聲明：本文為原創作品，著作權歸本博文作者所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/ 簡介      這一節，我們來講講有關定時器的內容。定時器，顧名思義，與時間有關係的一個器件，是用於對刻度進行計數併產生周期性中斷訊號的硬體外圍裝置。     

      今天重裝系統後開始安裝軟體，quaruts和orcad是我電腦必裝的軟體。以前沒發現有什麼問題，可是今天卻很不順利，orcad一直安裝不上，報錯如下Microsoft Visual C++ Runtime libraryRuntime Error！Program ：D：\Cadence\SPB_15.7\tools\capture\capture.exeR6034An application has made an attempt to load the C runtime

文章目錄 1 偶數分頻參考資料 1 偶數分頻（1）2的冪分頻案例I 二分頻i： div_2.vmodule div_2( input i_clk, input i_rst_n, output o_clk);reg [0:0] cnt;always @ (posedge i_clk, negedge i_rst_n) if (!i_rst_n) cnt <= 0; else cnt <= cnt +

一、講真彩顯示的理由：前面講了這麼多的VGA，至此，應該有一個大概的瞭解。我想，就算前面講的你都玩得很帥氣了，你還是會很不爽。因為，畢竟這是電腦的液晶，為啥我們就不能做的想電腦一樣顯示彩色的圖片呢？只是單純的顯示線條，字元，感覺還是在玩LCD1602、LCD12864似地，不爽，不爽，灰常的不爽。那麼大的VGA，不做點像樣的東西，還真的很不甘心。視覺的衝擊，真彩的誘惑，內心的萌動，如果你是個不願意放棄的人，沒做到真彩顯示，我想，你應該不會那麼踏實；如果你是一個對視覺有衝動的人，單調的VGA驅動，

文章目錄 Modelsim Simulation操作技巧 Modelsim Simulation操作技巧一、Modelsim檔案操作技巧1. 項目工程目錄分配如所示，在altera的整個設計的工程目錄之中，若是單純的邏輯設計（不上nios2系統），一斑檔案目錄結構為此：Wave_test工程目錄下，分為以下幾個分支1) db：為Quartus II 編譯產生的檔案，通常佔去了工程的大部分空間，打包時可刪除.2)

Quartus II 內建Simulaiton 與Modelsim Simulaiton功能模擬VS目錄Quartus II 內建Simulaiton 與 1Modelsim Simulaiton功能模擬 1一、兩者優缺點 1二、彼此模擬步驟 21. Quartus II 內建Simulation 22. Modelsim Simulation功能模擬 4 一、兩者優缺點1) Quartus II

靜態地址邊界是由主連接埠資料寬度決定的字地址。

文章目錄 一、FPGA的設計驗證流程二、模擬步驟各種概念與步驟三、Quartus II 進行功能&時序模擬四、Q2+Modelsim進行功能&時序模擬 Quartus

轉載地址：user1/2524/archives/2008/49949.htmlSCCB匯流排         SCCB是簡化的I2C協議，SIO-l是串列時鐘輸入線，SIO-O是串列雙向資料線，分別相當於I2C協議的SCL和SDA。SCCB的匯流排時序與I2C基本相同，它的響應訊號ACK被稱為一個傳輸單元的第9位，分為Don’t care和NA。Don’t

我安裝好Xilinx ISE Design Suit 12.3後，ISE可以正常開啟，但是Xilinx Platform Studio卻無法開啟，彈出的DOS視窗提示說——“Environment variable XILINX is not set - A compatible version of ISE tools must be installed and setup for EDK to run.”，很顯然是因為沒有設定環境變數的緣故，添加2條環境就可以了。設定環境變數：1、案頭--&

DCT(Discrete Cosine