其他

“虛短”、“虛斷”和“虛地”三個概念主要用於分析（理想）整合運放器的工作狀態 　　由於運放的電壓放大倍數很大，一般通用型運算放大器的開環電壓放大倍數都在80 dB以上。而運放的輸出電壓是有限的，一般在 10V～14V。因此運放的差模輸入電壓不足1 mV，兩輸入端近似等電位，相當於

YCbCr是DVD、攝像機、數字電視等消費類視頻產品中，常用的色彩編碼方案。YCbCr 有時會稱為 YCC.。Y'CbCr 在類比分量視頻（analog component video）中也常被稱為 YPbPr。YCbCr不是一種絕對色彩空間，是YUV壓縮和位移的版本。YCbCr與YUV的區別正如幾何上用座標空間來描述座標集合, 色彩空間用數學方式來描述顏色集合。常見的3 個基本色彩模型是RGB , CMYK和YUV。 YCbCr 則是在世界數字組織視頻標準研製過程中作為ITU - R BT16

時序：  http://tinyvga.com/vga-timingVerilog設計：vga_desin->vga_display->vga_driver層層遞迴（1）頂層不說了 ，你懂的（2）vga_diaplay: 讀取行列值，給顏色就可以，發揮你的想象力//LCD VGA介面都一樣 module vga_display( input   clk,  input     rst_n, input [8:0] x_pos,  input  [8:0]

找不到一個完整說這個的資料…找不到對應版本的handbook關於這個的…以前讓人家教我，由於種種原因，最終沒…人家都說，這都不知道，自己看書去...我只能一步一步實驗，終於最後，我修成正果了… 既然沒有完整的，那我自己創造好了（創造其實恨多時候是被逼的…）（1）建立Quartus II 工程（2）在SOPC設計CPU和外設（3）在Quartus II配置綜合整個工程（PLL,SOPC等）（4）NIOS II建立工程，build the project（5）New FLASH

ITU-R BT.601和ITU-R BT.656國際電信聯盟（International Telecommunication Union）無線通訊部門（ITU-R）制定的標準。嚴格來說，ITU-R BT.656應該是隸屬ITU-R BT.601的一個子協議。ITU-R BT.601是演播室數字電視編碼參數標準，而ITU-R BT.656 則是ITU-R BT.601附件A中的數字介面標準，用於主要數位視訊裝置(包括晶片)之間採用27Mhzs並口或243Mbs串列介面的數字傳輸介面標準。ITU-

嵌入式邏輯分析儀—SigbalTap II，脫離軟體模擬，嵌入式邏輯分析儀，多通道資料測試，在沒有外置logic的時候。還是比較爽的事情本例中用正弦波、三角波、鋸齒波、方波波形資料為參考，簡要講解SignalTap II（1）建立工程，引腳配置：，RTL圖如下 （2）建立SignalTap II 檔案 （3） 設定待測訊號名（4）在node雙擊添加需要觀察的數字訊號；不要調入系統時鐘，因為本例打算用系統時鐘來做邏輯分析儀的採樣時鐘  （5）添加系統採樣時鐘（類似示波器的採樣）（6）設定採樣深度：

進入電子設個世界，PCB是少不了的東西，剛開始畫板子的時候，感覺好神奇。那個時候用的是Altium Designer Summer 08 ，現在用的是Altium Designer Winnter 09 ，感覺跟Altium Designer 6.9 也沒多大差別，只是功能上更新了點，視覺上變得更加炫了。偶爾逛論壇，或者自己發現，有好未知的秘密，放在這裡，已知的未知的，Let‘s see

我坦白我代價我懺悔發現有時候，寫了比較實用而且完美的程式，老是自己藏起來，感覺太。。。。還是發放吧，畢竟我也從網路上吸取了那麼多有用的知識，取之於民，用之與民希望對大家有所協助 VGA驅動真的很簡的。先來個簡要的說明吧：最好的網站：http://tinyvga.com/vga-timing思路：　　行顯示--行消隱前肩--行消隱--行消隱後肩　　　　　場顯示--場消隱前肩--場消隱--場消隱後肩介面：　　改每個時期的Pxiel,以及輸入時鐘就可以隨便在各種解析度下調用，完全沒問題，測試了n遍了V

Verilog inout 訊號的處理問題... 1大話FPGA描述：... 1我寫的程式：... 1Test.v. 1模擬波形... 2感想... 2大話FPGA描述：雙向訊號 首先說明一件基本知識，在FPGA 設計中，只有在輸入輸出上可以使用雙向訊號，雙向訊號是不能使用在內部邏輯上的。一定不要用這種訊號，否則工具會綜合出一個你都不知道會是什麼東西的東西。針對一個雙向連接埠，你需要把它變成一個輸入訊號 in，一個輸出訊號：out, 和一個輸出使能訊號: output_enable.

儲存空間SRAM的Avalon-MM設計，根據SRAM:IS61LV51216AL-10TI 資料手冊，設計如下Avalon-MM介面（1）verilog代碼module  Crazy_SRAM #(    parameter DATA_LEN = 16,   parameter ADDR_LEN = 19 )  (  input                         csi_clk,  input                         csi_reset_n,   // 

文章目錄 時序邏輯__滯後一個像素 時序邏輯__滯後一個像素最近又重新拿起了VGA，因為需要要把像素點絕對的精確，因此……在顯示漢字的時候，很鬱悶很鬱悶的問題，怎麼老是在最左邊顯示了漢字最右邊的一列呢？？？怎麼都想不通，鬱悶……程式如下：很鬱悶，明明是對的，可是為什麼是錯的呢？？崩潰，怎麼改都不對。崩潰了一個小時候突然想到，把顯示的內容向右平移一個像素點，不久OK 了嗎？？，於是在X座標判斷語句中加了1，好了。可是，這隻是結果，結果是好了，

先給大家看一段據說是史上最強的程式：e100 33 f6 bf 0 20 b5 10 f3 a5 8c c8 5 0 2 50 68 13 1 cb e 1f be a1 1 bf 0 1 e11b 6 57 b8 11 1 bb 21 13 89 7 4b 4b 48 79 f9 ad 86 e0 8b c8 bd ff ff e8 20 e134 0 3d 0 1 74 1a 7f 3 aa eb f3 2d ff 0 50 e8 f 0 5a f7 d8 8b d8 26 8a 1 aa

文章目錄 1Hz ~~ 250MHz的感覺 1Hz ~~ 250MHz的感覺做頻率計，高頻的，250M 左右沒問題，再次測試，可是實驗室沒有20M以上的訊號源給我用，怎麼辦辦呢？？ 在嚎啕大哭的時候，難言，只能用FPGA產生頻率給CPLD 來接收，250M沒問題吧。 CLK_Deaign = Matlab_Keys + CLK_Generater; 在這個過程中發現了好多問題 （1） Matlab_Keys （2）

這個問題困擾了我n久n久了（2天）...IOWR 寫資料總結出鬱悶的問題 http://www.cnblogs.com/crazybingo/archive/2010/11/26/1888731.html 上篇博文中我提出了問題，對於#define    LED_DATA    *(volatile unsigned char*)  LED_PIO_BASE 直接操作沒有效果，但後面加一句printf（）後可執行，一直想不通這個問題，現在終於解決了…

文章目錄 ——Crazy Bingo2010_3_29還是切入正題吧一、Quartus II 9.1 軟體 的安裝二、Quartus II 9.1 的破解附錄 ——Crazy Bingo2010_3_29Altera release （迅雷複製，灰常快）ftp://ftp.altera.com/outgoing/release/Altera 官方網站地址http://www.altera.com/ Altera

文章目錄 FPGA_MCU雙系統系複位衝突 FPGA_MCU雙系統系複位衝突鬱悶了1天，為什麼不行呢，蒼天無眼，我該如何面對……不就是想通過單片機給個訊號嘛，使得Verilog工程裡面的某些變數複位，使得MCU—FPGA聯調更加的智能和諧，可是，可是……為啥模擬行的，實際驗證就一直為0，一直就不行了呢？鬱悶省略符號……請見下文：                                  RST_n是FPGA本身板載按鍵訊號，Reg_

一些表格表1 Nios II處理器系統的最大時鐘頻率(tMAX)(MHz) 表2 Nios II處理器系統的MIPS（每秒鐘一百萬個指令） 表3 在不同裝置家族上的Nios II處理器系統的MIPS/MHz比 表4 Nios II處理器核和外設的邏輯元件使用率——Stratix IV、Stratix III、Stratix II和Stratix裝置 表5 Nios II處理器核和外設的邏輯元件使用率——HardCopy II、HardCopy Straitix、Cyclone

1. 定義簡單的常數：定義常量，便於修改（切不可在後面加上分號！）#define N 1000等效於 const int N = 1000; 但略有不同，define只是簡單替換，而不是作為一個量來使用．2. 定義簡單的函數：注意多使用括弧#define MAX(x, y) ((x) > (y)) ? (x) : (y)3. 定義單行宏：主要有以下三種用法．   1) 前加##或後加##，將標記作為一個合法的標識符的一部分．注意，不是字串．多用於多行的宏定義中．例如：#define

一個優秀的Layout，一塊好的板子，並不是隨便布線連同就可以實現電路要求的，凡事都得謹慎，此處別處摘要，講述SDRAM類高速器件布線規則： 如果你沒有訊號完整性的知識和對傳輸線的認識，恐怕你很難看懂，如果你看不懂，那麼請按這樣一個通用的基本法則做： （1）DDR和主控晶片盡量靠近（2）高速約束中設定所有訊號、時鐘線等長(最多允許50mils的冗餘)，所有訊號、時鐘線長度不超過1000mils（3）盡量0過孔，元件層下面一定要有一個接地良好的地層，所有走線不能跨過地的分割槽，即從元件層透視地層看

文章目錄 神奇的硬體秒速邊沿檢測技術