Time of Update: 2018-12-07
這段時間看了點ip的東西,發現自己不懂的越來越多,搞個ip搞了我好多時間,也沒人能系統的教我,資料也沒有完全的(可能能力不夠),恨死我了。看了大概一周,吃飯睡覺上課,腦子裡面都是Quartus II 10.1,SOPC,NIOS II 的身影….. 一直在Try,Try,Try,在這之間差點崩潰過,幸虧沒死。 有能力的人他不耐煩教你,甚至很囂張,覺得你很笨,沒能力的人他在苦海裡掙紮,覺得很無辜。
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16真彩色原理圖:ADV7120 50M超頻到65MHzQuartus II RTL: NIOS II + VerilogSOPC CPU設計:SDRAM + Verilog介面NIOS II:CPU—— Verilog協議 寫BMP原圖:美女VGA顯示:背影殺手走了好多歪路,自己做的硬體,自己寫的軟體,身邊沒人協助我,很孤獨。。。還有有一大幫網友親友團,呼呼。。。終於 我滿足的離去了。。。還有一些細節的問題,走一步,再走一步。。。有時間把這篇東西補充完整,寫作業去了。 直到今天12-4
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文章目錄 世界上最神奇的mif檔案產生方案 世界上最神奇的mif檔案產生方案每次想要什麼功能,總是找軟體,死要命的找,比方說上位機、字模提取軟體等等。 可是,你又聽說過mif檔案產生軟體嘛?? 當年要在液晶上顯示東西,字型檔很大,回頭大。假如說64*64的單色的圖片,那你需要在Quartus II Memory Initialzation File 手工輸入,需要輸入4096個值,等你成功, 都NC了……
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(1)verilog代碼 /********************************************************************* Module Name : Crazy_LCD1602* Author : Crazy Bingo* Device : EP2C8Q208C8 * Version :
Time of Update: 2018-12-07
每個PLL有三個全域時鐘網路,但是其中一個(c3)同時也可以作為外部時鐘(at the same time)這是否是說 c0 c1隻能作為全域時鐘,不能作為外部時鐘呢???實際測試可以作為外部的,tell me why? (1)call 看了那麼那麼多 還是沒搞懂 複位時鐘引腳什麼概念 跟全域時鐘 ,跟CLK0~CLK7什麼關係???(2)一般的板子 (CLK0~CLK7),那給他的時鐘多少噶??多少個晶振啊?(3)c0,c1隻能作為global
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做一個DDS訊號發生器,1HZ到1M頻率,步進可調,設為16階基頻,幅度可調,用AD603控制,最終方案確定:MSP430+EP240T100C5N+X9104+AD603+NE5532+...完美的方案,完美的程式,完美的板子,完美的夢想。。。左邊插一個CPLD,通過MSP430來控制,得到訊號來輸出需要的頻率S1:選擇波形S2:選擇基頻(16階)S3:選擇步進(1Hz,10Hz,100Hz,1KHz,10KHz,100KHz)S4:頻率加S5:頻率減5110:顯示/*************
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(1)verilog代碼 /********************************************************************* Module Name : Crazy_SDCARD* Author : Crazy Bingo* Device : EP2C8Q208C8 * Version :
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Text only語言: Ascii碼錶(全)ASCII Table (7-bit)(ASCII = American Standard Code for Information Interchange) Decimal Octal Hex Binary Value ------- ----- --- ------ ----- 000 000 000 00000000 NUL
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文章目錄 SN74LVC4245A/(74LVC245) 真是個好東西啊 SN74LVC4245A/(74LVC245) 真是個好東西啊 雙向電壓傳輸,VCCA=5.5V; VCCB=2.7~3.6V A => 5V B => 3.3V 晶片允許從3.3V 環境傳輸到5V ,同樣反向傳輸也是允許的 傳輸方向控制 轉換速度100M以上,怎麼可以那麼快呢? TMD 以後在要與5V 的東西通訊,哥哥再也不怕。。。
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終於,我學會了一點點,阿窩龍妹妹,這些天,一直很心煩,苦惱,難耐,都是這個龍妹妹陪我走到了現在,謝謝你。。 在這之間感觸最深的,就是“無助”,或者說“不甘心”,有很多人不會,你覺得大家同樣傻X,又有些NX的人會,可是他很高傲,懶得知指導你,覺得你真傻X,這都不會,但是,說實話,如果跟單片機比起來,Avalon-MM的資料真的是很少…… 當然www.altera.com裡面的還是有很多 ,Avalon-MM Interface
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轉:http://blog.sina.com.cn/s/blog_4e00cfd30100a1wk.html FPGA設計中,經常會出現由於設計不合理產生的布線問題,較為突出的一點就是門控時鐘和多扇出問題。
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(1)verilog代碼 /********************************************************************* Module Name : Crazy_KEY* Author : Crazy Bingo* Device : EP2C8Q208C8 * Version : Quartus
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著作權聲明:轉載時請以超連結形式標明文章原始出處和作者資訊及本聲明http://bigwhite.blogbus.com/logs/20147715.htmlC語言文法簡單,但內涵卻博大精深;如果在學習時只是止步於表面,那麼往往後期會遇到很多困難。typedef是C語言中一個很好用的工具,大量存在於已有代碼中,特別值得一提的是:C++標準庫實現中更是對typedef有著大量的使用。但很多初學者對其的理解僅局限於:typedef用來定義一個已有類型的"別名(alias)"。正是因為有了這樣的理解,
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真心希望中國的IT事業越走越好!--------這些日子我一直在寫一個即時*作系統核心,已有小成了,等寫完我會全部公開,希望能夠為國內IT的發展盡自己一份微薄的力量。最近看到很多學生朋友和我當年一樣沒有方向 ,所以把我的經曆寫出來與大家共勉,希望能給剛如行的朋友們一點點協助。
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首先,感謝特權和Master eBoy對我的影響……參考:http://blog.ednchina.com/yuchen576/57388/message.aspx在暑假的時候編寫“邏輯分析儀”的時候,糾結過這個問題,因為系統大了,就會有穩定的問題,那時候一知半解,雲裡霧裡……如今,在設計一個網路攝影機(CPU,SDRAM,SRAM,ADV7120)的系統時候,老是發現系統不穩定的問題,於是再次回到了起點:“非同步複位、同步複位”的問題…
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文章目錄 時序邏輯、組合邏輯,我不再怕你了 時序邏輯、組合邏輯,我不再怕你了學FPGA也這麼久了,會了VHDL,那時候沒有時序邏輯、組合邏輯的概念;之後又會了Verilog,一開始還是沒有理解時序邏輯、組合邏輯,做東西的時候,發現總是有缺陷。曾經有次因為4.3inch
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(1)verilog代碼 /********************************************************************* Module Name : Crazy_KEY_LED* Author : Crazy Bingo* Device : EP2C8Q208C8 * Version :
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看他們的ColorTest總是那麼的炫的 ,一恨之下,自己寫了一個 /** vga_ctrl.c** Created on: 2010-11-27* Author: Administrator*/void ColorTest(void){ #define RGB_x00 0x0000 #define RGB_x01 0x000f #define RGB_x10 0x03e0 #define RGB_x11
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文章目錄 TL431 TL431封裝 2.5 V 基準源 可調穩壓源 大電流穩壓源 阻值取值:R0取1.5K,R1、R2分別取10K,按結果,應得到5V的輸出電壓。Vin使用12V,實測電壓為5V。Vin使用24V,實測電壓 5V(我的3
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某一年暑假,因為用FPGA的那些事兒,認識了這樣的一個人,網名“特權”,給了我啟蒙。 而今再次觀摩此人,令我崇拜。。。 他的網名 :“特權” 他的歸宿 : 他的部落格 :http://blog.ednchina.com/ilove314/ 他的視頻 :http://www.verycd.com/topics/2806048/ 他的出山 :EDN的線上研討會,作為一個主講人,全新的體驗。