其他

http://www.cnblogs.com/yuphone/archive/2010/10/25/1860871.html1 同步複位的D出發器Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module test 2 ( 3 input rst_n, 4 input clk, 5 input d, 6

Altera對應的時序概念    下面主要介紹Altera對應的這些時序概念和約束方法。 前面首先介紹的第一個時序概念是周期（Period），這個概念是FPGA/ASIC通用的一個概念，各方的定義相當統一，至多是描述方式不同罷了，所有的FPGA設計都首先要進行周期約束，這樣做的好處除了在綜合與布局布線時給出規定目標外，還能讓時序分析工具考察整個設計的Fmax等。 Abstractfmax是討論timing最基本的概念，本文記下Altera對於fmax的計算公式。 fmax :

Introduction修改wordfile.txt 在C:\Program Files\UltraEdit-32\wordfile.txt加入以下資料/L20"Verilog 1364-2001" Line Comment = // Block Comment On = /* Block Comment Off = */ String Chars = " File Extensions = V VL VMD/Delimiters = ~!@%^&*()-+=|\/{}[]:;"<

1、　　if...else語句綜合出優先順序電路，會產生較大的組合邏輯。2、　　在組合邏輯中，if語句如果條件分支不完整將綜合出鎖存器。3、　　case語句如果條件分支不完整，將生產鎖存器。4、　　casez語句將忽略case分支項條件中出現的z值，在設計帶優先順序的電路時可以使用casez語句。5、　　casex語句將忽略case分支項條件中出現的x和z值，實現優先順序仲裁器。6、      在有些情況下，雖然case分支不完整，但是由於前級可以保證不會出現未覆蓋的分支，此時可以通過綜合指令“

儲存空間可分為唯讀記憶體（Read-Only Memory，簡稱ROM）和隨機存取儲存空間（Random Access Memory，簡稱RAM）。    　唯讀記憶體ROM在正常工作狀態時，只能從中讀取資料，而不能寫入資料。ROM的優點是電路結構簡單，資料一旦固化在儲存空間內部後，就可以長期儲存，而且在斷電後資料也不會丟失，故屬於資料非易失性儲存空間。其缺點是只適用於儲存那些固定資料或程式的場合。   

文章目錄   時鐘位移 一、面積結構設計1.摺疊流水線可以最佳化在流水線級複製邏輯的流水線設計的面積。“摺疊流水線”的方法是與“拆開環路”相反的操作，是一種面積和速度互換的方法。2.共用邏輯資源有時要求專門的控制電路來決定哪些元件是到特定結構的輸入。在有些應用中，常常對資源的輸入有更複雜的變化，為了複用邏輯，某些控制可能是必須的；當共用邏輯比控制邏輯更大時，控制可以直接用來邏輯複用。3.資源共用   

硬體筆試題目1、基爾霍夫定理的內容是什嗎？基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中，任何時刻，對任一節點，所有流出節點的支路電流的代數和恒等於零。電壓定律：在集總電路中，任何時刻，沿任一迴路，所有支路電壓的代數和恒等於零。2、描述反饋電路的概念，列舉他們的應用。反饋，就是在電子系統中，把輸出迴路中的電量輸入到輸入迴路中去。反饋的類型有：電壓串聯負反饋、電流串聯負反饋、電壓並聯負反饋、電流並聯負反饋。負反饋的優點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非

　　連續時間訊號經採樣、截斷後的序列為Xn(n)，其頻譜函數XN(ejw)，並不隨序列末端補零而改變，訊號的頻率解析度為Fs/N.序列末端補零隻能提高訊號頻譜顯示的解析度。換句話說，如果連續時間訊號在離散化或時域加窗截斷過程中，由於頻譜泄漏或混疊等原因已造成訊號頻譜中資訊的失真，則無論怎麼補零做DFT，都無法再恢複已損失的資訊。　　提高訊號的頻率解析度只有提高訊號的採樣頻率或增加序列的截斷長度N(訊號的期間加長)。1）資料後面補零-------不能提高訊號的頻率解析度　　序列末端補零後，儘管訊號

    在日誌http://www.cnblogs.com/qiweiwang/archive/2011/03/07/1975932.html和http://www.cnblogs.com/qiweiwang/archive/2010/11/25/1887888.html中，我們已經討論過複位電路的設計。1.完全非同步複位的問題    完全非同步複位在確立和釋放觸發器時都是非同步，這裡非同步複位指的是複位連線到觸發器的非同步複位引腳的情況。此外，複位的確立和釋放是沒有任何時鐘的背景下執行的。

　　在實際的系統中，為了減少器件的管腳，降低晶片製造成本，工業標準匯流排中很多訊號線都採用了複用的方式：只有獲得匯流排使用權的裝置才能驅動訊號，而沒有獲得匯流排使用權的裝置則不能夠驅動訊號。為了防止匯流排的衝突，為擷取匯流排使用權的裝置應該將輸出訊號置為三態，相當於匯流排斷開。這種輸出連接埠便是帶三態的輸出連接埠。　　人們常說的“輸出三態”，並不是指訊號的輸出除了0和1以外還有第三種狀態（數字訊號只有0和1），而是指晶片內外斷開，互不影響。若匯流排上所有驅動源均停止驅動而且無上拉電阻或者下拉電阻

2^n次方的分頻器設計對於一個占空比為50%的模8分頻器Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->module mod8_divide(input clk,input rst_n,output clk_divide);reg [2:0] cnt;always @ (posedge clk or negedge

　　在數字系統設計中，分頻器是一種基本電路。分頻器的實現非常簡單，可採用標準的計數器，也可採用可程式邏輯元件來實現一個整數分頻器。分頻器通常用來對某個給定頻率進行分頻，得到所需的頻率。在某些場合下，使用者所需要的頻率與頻率時鐘源不是整數倍關係，此時可採用小數分頻器進行分頻。　　小數分頻的基本原理為脈衝吞吐計數法：設計兩個不同分頻比的整數分頻器，通過控制單位時間內兩種分頻比出現的不同次數，從而獲得所需的小數分頻值。例如設計一個分頻係數為10.1的分頻器，可以將分頻器設計成9次10分頻，1次11分頻

RC4演算法的MSP430實現，本程式中包括按鍵消抖、SPI傳輸資料、中斷函數、#include <MSP430x14x.h>unsigned char keypoint=0;unsigned char Rpoint=0;int i;unsigned char R_buff[8];unsigned char T_buff[4];unsigned char RR_buff[4];char s_box[256];void getkey(unsigned char *key,int

     EDN部落格精華文章  作者：codeman     set_input_delay/ set_output_delay　　在與時鐘選項定義的時鐘相關的輸入port上定義data arrival time，可將輸入延時定義與上升沿或下降沿相關。　　如果輸入延時與簡單的產生時鐘相關，到產生時鐘的clock arrival time要加到data arrival time上。　　輸入延時可以定義與時鐘網路中的port相關，到參考port的clock arrival time要加到data

http://www.altera.com/support/examples/timequest/exm-timequest.html?GSA_pos=5&WT.oss_r=1&WT.oss=Timequesthttp://www.altera.com/support/software/timequest/sof-qts-timequest.html?GSA_pos=4&WT.oss_r=1&WT.oss=Timequest http://www.altera.c

首先，考慮一個問題，在Verilog中assign answer = i_a+i_b-i_c;assign answer_signed = $signed(i_a)+$signed(i_b)-$signed(i_c);assign answer_unsigned = $unsigned(i_a)+$unsigned(i_b)-$unsigned(i_c);這幾種形式有什麼區別？實驗如下，建立源檔案和測試檔案`timescale 1ns/1nsmodule signed_test(i_a,i_b,

解決方案一：相位控制    考慮到不同周期的有任意相位關係的兩個時鐘地區，如果其中至少一個時鐘是在FPGA內部通過PLL(鎖相環)或者DLL(延遲鎖相環)可控制的，另一個時鐘與在PLL或者DLL解決方案中那個刻度有倍數關係，那麼相位匹配可以用來消除時序衝突。   

　　Gray碼在每次碼跳變時，只有一位改變。Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->module gray#(parameter N=5)(input clk,input rst_n,output reg [N-1:0] gray_cnt_out);reg [N-1:0] cnt;reg [N-1:0] temp;integer

module LFSR ( input clk, input rst_n, output out);reg [9:0] q=10'b1010101010;wire tap = q[2]^q[9];assign out = q[9];always @ (posedge clk,negedge rst_n)if(!rst_n) q <= 10'b1010101010;else q <= {q[8:0],tap};endmodule將LFSR賦初始值10101

t=0:0.0001:0.1; %時間間隔為0.0001，說明採樣頻率為10000Hzx=square(2*pi*1000*t); %產生基頻為1000Hz的方波訊號n=randn(size(t)); %白色雜訊f=x; %在訊號中加入白色雜訊figure(1); subplot(2,1,1);plot(t,f);