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Abstract只要使用了VGA、TRDB-LCM或者TRDB-LTM，就會使用SDRAM當作frame

試了試放上透明保護板以後的效果，沒想到出奇的漂亮，不僅能靜電保護，又可以讓板子增色不少。我們要打造的產品不僅指標過硬，還有讓他成為“藝術品”。 剛剛做好的鋼網，上個照片讓大家看看。可能大家還不清楚這個東西的作用，鋼網是在工廠貼片機焊接的時候必不可少的東西。我們的產品都是在工廠通過貼片機批量焊接的，這樣的產品品質才能過關。不是一般小作坊所能比的。 近距離看看鋼網，上面都是一些洞洞，工廠工人通過這個東西給PCB的焊盤上錫的，跟印刷一個道理。

聲明：本文為原創作品，著作權歸akuei2及黑金動力社區（http://www.heijin.org）共同所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/ 6.2 實驗二十三：RTC系統在實驗二十三，我們將兩個介面，蜂鳴器介面和PS介面組成SOS系統。這一章我們將使用按鍵介面，RTC介面和數位管介面組成RTC系統。 

Abstract若在Matlab安裝過DSP Builder，日後將DSP Builder移除後，只要一起動Matlab就有錯誤訊息，該如何解決呢?Introduction使用環境：Matlab R200b之前安裝過DSP Builder 7.2與8.0，但Quartus II 8.1之後，我就沒再安裝DSP Builder，發現一開啟Matlab，就會有以下錯誤訊息：解決方法如下：Step 1：用Notepad開啟C:\Program

Abstract使用Altera所提供的ip時，如UART、DMA...等，只要在SOPC Builder加進要用的ip，Nios II的C語言include正確的header file後，就可以正常使用，為什麼自己寫的ip，還必須將HAL的*.c複製到project的目錄下才能編譯呢?Introduction使用環境：Quartus II 8.1 + Nios II EDS 8.1 + DE2-70 (Cyclone II EP2C70F896C6N)在DE2-70

 聲明：本文為原創作品，著作權歸本博文作者所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/ 簡介     

FPGA黑金開發板 by AVIC(馬瑞) is licensed under a Creative Commons 署名-相同方式共用 2.5 中國大陸 License.  聲明：本文為原創作品，著作權歸本博文作者所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/          最近得到大家的反饋，說用寄存器直接映射的方法不好用，點亮一個LED都不行。今天調試我的改版核心版，竟然也遇到了這樣的情況。於是研究了一下，發現了問題的根源。在此給大家解釋一下。 

Abstract在Verilog 1995規定，對於沒宣告的信號會自動視為wire，這樣常常造成debug的困難，Verilog 2001另外定義了`default_nettype none，將不再自動產生wire，且目前Quartus II 8.1已經支援。Introduction很多人抱怨Quartus II對Verilog語法檢查能力很差，如以下的code，Quartus II竟然可以編譯成功。default_nettype_none.v / VerilogCode

Abstract在Quartus II 8.1中，Quartus II Handbook Version 8.1 Vol.4對Avalon Signal Type的nameing convention建議做了些變化。Introduction使用環境：Quartus II 8.1在Quartus II Handbook Version 8.1 Vol.4 p.6-4，Altera公布了最新的naming convention。大體上變化不大，值得注意的是Conduit

AbstractQuartus II是一個功能強大，但也非常複雜的軟體，初學者常常迷失在Quartus II眾多功能中，Altera提供了在線技術培訓視頻供初學者學習，重點是：『全中文』!!IntroductionQuartus II功能之強大，甚至比Visual Studio還複雜，就算研究了FPGA與Nios II兩年，還是有很多Quartus II與Nios II功能沒用過，今天發現Altera很貼心的提供了『全中文』的教學視頻，讓初學者可以在最短的時間學會Quartus

Abstract本文介紹破解Quartus II 8.1詳細步驟。 IntroductionStep 1:下載QuartusII81_helper.7z。 Step 2:Patch sys_cpt.dll 執行QuartusII81_patch.exe，按下[應用補丁]。若程式出現亂碼別在意，此為簡體中文，在繁體Windows下會有亂碼屬正常，若你在乎亂碼，請下載微軟的AppLocale解決。  Step 3：開啟sys_cpt.dll

AbstractAltera University Program IP Core曾經是很多人的最愛，不過在Quartus II 7.x之後出現了相容性的問題，導致很多人一直停留在Quartus II 6.1不願意更新，就是為了Altera University Program IP Core，曾經聽說Altera不會在維護更新了，但最近Altera又公布了Altera University Program IP Core最新版本，重點是：『for Quartus II 8.0 / 8.1』!!

AbstractUltraEdit預設沒有支援VHDL語言，該如何讓UltraEdit顯示出VHDL的語法關鍵字呢? IntroductionStep 1：修改wordfile.txt 在C:\Program Files\UltraEdit-32\wordfile.txt加入以下資料Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->/L15"VHDL"

Abstract本文使用Verilog 2005的新特性實現memory轉vector。Introduction網友Adamite今天問我該如何將memory轉成vector，我們兩個在MSN研究了一番，發現Verilog 2001的generate與Verilog 2005的input memory可以達成，特別做下筆記。重點是：『這些花俏的寫法，Quartus II 7.2/8.1都可以合成』。不過必須將Quartus II設定成支援Verilog

AbstractDE2-70 CD中的範例，CPU與SDRAM、SRAM都是跑在100MHz，是否能對DE2-70超頻，讓實驗數據更漂亮呢?Introduction超頻大概就分兩種：對CPU超頻或者對記憶體超頻。在DE2-70，對CPU超頻不難，調整一下pll即可，比較有問題的是要如何對SRAM與SDRAM超頻，由其SDRAM會clock skew，所以又牽涉到phase shift。經過一天的實驗，得到以下的結論：Nios II CPU / SDRAM / SRAM頻率：100MHz( 50

Abstract開發mater ip時，我們可以自行定義data bus的寬度，也可以透過byteenable定義哪些byte有效，但這兩個方式意義是否相同呢?Introduction首先來談談為什麼會有這個需求?因為Nios II CPU是32 bit，所以若一切ip也是32 bit，那天下太平，一切的一切，只因為在DE2/DE2-70的SDRAM的data bus是16 bit，雖然Avalon bus提供Dynamic Bus Sizing機制，儘管master與slave的data

AbstractNios II常會出現『Error parsing project STF file』錯誤訊息，該如何解決呢?Introduction『最近無雙學長都沒有新的文章耶，不知道為什麼?』阿帥問了隔壁的小美。『無雙學長最近在閉關準備畢業論文啦，他說已經準備了一些主題要寫，不過要等論文和口試OK後才會動筆。』原來小美訊息比較靈通。『那今天就不吵無雙學長了，我最近常遇到這個錯誤訊息，你知道怎麼解嗎?』『這個我之前遇過，其實問題在於你將project放在"案頭"下，Nios II

　　為了讓大家有一個更好的學習交流環境，我們花了很大的精力和財力開通了黑金開發板技術論壇，網址是：http://www.heijin.org　　我們會盡全力將其打造成為輕鬆愉快的學習交流環境，目標就是打造精品論壇，希望大家多多光顧。　　論壇裡面將涉及NIOS

聲明：本文為原創作品，著作權歸akuei2及黑金動力社區（http://www.heijin.org）共同所有，如需轉載，請註明出處http://www.cnblogs.com/kingst/第六章 ：低級建模 - 系統建模  在第五章之中，我們為各個資源都進行封裝。在第五章的結尾筆者留了這樣一個問題“對模組的封裝建模，是為什麼後期而作準備？”然而這一章就是答案。對！關於模組的封裝就是為“系統建模”而作準備。  在現實中，一個系統是由幾個部門組成。然而在 Verilog HDL

Abstract本文記錄Cadence的NC-Verilog簡易安裝步驟。IntroductionStep 1：增加User VariablePath：C:\Program Files\Cadence Design Systems\IUS\tools\bin;C:\Program Files\Cadence Design Systems\IUS\tools\lib;Step 2：增加System VariableCDS_LIC_FILE :